книги / Основы применения интегральных логических элементов
..pdfные ©ходы. ТУ (рис. |
22, а) |
'построено |
на элементах И—НЕ |
||
(может быть построена двойственная |
схема на |
элементах |
|||
И Л И — НЕ), |
а |
триггер |
(рис. 2 2 , 6 ) — на |
элементах |
|
I I — ИЛИ — НЕ. |
Оба триггера функционально |
одинаковы: |
|||
все синхронные входы у них прямые, а асинхронные инверс ные. Условное обозначение таких триггеров приведено на рис. 22, в.
Для правильной работы СЯ5-триггера достаточно, чтобы во время действия синхронизирующего сигнала состояния
входов S и R были противоположны. |
Это |
обстоятельство |
|
можно использовать для формирования |
одного |
из сигналов |
|
S или R инвертированием другого прямо в схеме |
управления |
||
/^-триггером, как показано на рис. 23. В |
синхронном ТУ |
||
/?5-типа на элементах И — НЕ сигнал на вход R подан с вы хода элемента Э1 (рис. 23, а) . При этом, состояние на выходе Э1 во время действия единичного синхронизирующего сигнала всегда противоположно состоянию на его входе. Такое триг герное устройство носит название D-триггера или ТУ с одно фазным приемом информации, а единственный информацион ный вход называется D-входом. При разрешающем уровне синхронизирующего сигнала .D-триггер устанавливается в со стояние, соответствующее сигналу на D-входе.
Всхеме управления можно формировать сигнал установки
вединицу S, как'показано на рис. 23,6. Тогда D-вход триг гера будет не прямым, а инверсным, т. е. при действии разре шающего уровня сигнала С такой триггер установится в со стояние, противоположное состоянию входа D. Надо заметить, что то же самое получится и в триггере (рис. 23,а), если по менять названия выходов, т. е. если выход элемента ЭЗ счи
тать инверсным выходом триггера, а выход Э4 — прямым.
В ТУ D-типа предъявляются определенные требования к времени спада синхронизирующего сигнала С, невыполнение
•которых может привести к ложной установке триггера в нуль (рис. 24). Пусть сигнал на D-входе во время действия единич ного сигнала С был единичным, т. е. триггер устанавливался в единицу. Если параметры элементов Э1, Э2 несколько раз
личны, то элемент Э1 на спаде сигнала |
С может |
восприни |
|
мать его уже как нуль, а элемент |
Э2 — еще как единицу (на |
||
рис. 24 U1 и U2 —'уровни напряжения, при которых соответст |
|||
венно элементы Э1 и Э2 начинают |
воспринимать |
сигнал С |
|
■как нулевой). Таким образом, в течение |
некоторого |
времени |
|
/л у сигналы на входах Э2 воспринимаются им как единичные.
В результате возникают условия для |
установки триггера ЭЗ, |
|
Э4 в нуль. Если /л у достаточно велико, может |
произойти |
|
ложная установка триггера в нуль. |
Практически |
/л у может |
принять опасное значение при времени спада ( Си > |
(1 0 — 20)тСр. |
|
32
Если в схеме управления /?5-триггером использовать трех входовые элементы, причем соединить их, как показано на рис. 25, то полученная схема будет иметь два одинаковых вхо
да |
(обозначенных на рисунке буквами С и V), которые функ |
|||||||||
ционально аналогичны |
синхронизирующему |
входу CRS- или |
||||||||
D-триггера. Такая схема известна иод названием DV-триггер, |
||||||||||
причем вход |
С |
называется |
синхронизирующим |
(или такти- |
||||||
рующмм, тактовым), а вход |
V—‘ управляющим, |
хотя входы |
||||||||
эти |
функционально- |
пол |
В |
|
|
|||||
ностью |
равноправны. |
|
|
|
|
|||||
|
В £>К-трипгере, |
как и |
в |
П |
<5s |
|||||
D-трипгере, должно быть на |
|
|
|
|||||||
ложено |
ограничение |
|
на |
|
|
|
||||
максимальную |
длительность |
|
|
|
||||||
спада единичных сигналов С |
|
|
|
|||||||
и V С другой стороны, от |
|
|
|
|||||||
личительной |
|
особенностью |
|
|
|
|||||
однофазных |
ТУ |
является |
Рис. 25 |
|
||||||
отсутствие |
|
запрещенных |
|
|||||||
|
|
|
|
|||||||
входных состояний. |
|
|
|
|
|
|
||||
|
Как |
уже говорилось, |
в триггерах CRS-тШпа |
существуют |
||||||
«запрещенные» входные комбинации сигналов. Однако встре чаются случаи, когда избежать появления таких комбинаций
затруднительно. В этом случае схему СЯ5-триггера можно усложнить так, чтобы при появлении на его входах «запре щенной» комбинации триггер устанавливался в заранее опре деленное состояние. В зависимости от того, как реагирует триггер на «запрещенное» состояние, различают: ^-триггер (устанавливается в нуль); S-триггер (устанавливается в еди ницу); Е-триггер (не меняет состояние). Управляющая схема для /^-триггера или 5-триггера (рис. 26, а) работает следую щим образом. При входном состоянии S = R = C = l («за прещенном» для С#5-триггера на элементах И — НЕ) на вы ходе Э1 появляется нуль, который запрещает появление нуля
на выходе 32, т. е. работа |
схемы |
управления описывается |
|||
таблицей истинности: |
|
|
|
|
|
5 |
R |
С |
ВыхЭ1 |
ВыХ:92 |
|
0V1 |
ovl |
0 |
1 |
1 |
|
и |
0 |
1 |
1 |
1 |
|
1 |
0 |
1 |
0 |
1 |
|
0 |
1 |
1 |
1 |
0 |
|
1 |
1 |
1 |
0 |
1 |
|
Если соединить выход 3 / со входом S', а выход 32 со входом |
|||||
R' RS-триггера, получим S -триггер. При соединении 3 / |
с R', |
||||
Э2 с S' схема работает как ^-триггер. |
на входе S |
уста |
|||
В E-триггере |
(рис. 26,6) |
при появлении |
|||
навливающего единичного сигнала появляется нулевой сигнал на выходе элемента 32, который запрещает формирование нулевого сигнала на входе R' ^S-триггера. Точно так же при появлении сигнала R — 1 запрещается формирование сигнала
S' = 0. Если действуют одновременно |
оба |
сигнала S = 1 и |
R = 1, то S' и R' единичные, и триггер |
не |
меняет своего со |
стояния. |
|
|
Триггеры находят в цифровой технике самое широкое при менение. Часто они используются для построения параллель
ных регистров — устройств, предназначенных для |
хранения |
многоразрядного двоичного числа. Параллельный |
регистр |
представляет собой ряд триггеров того или иного типа с до полнительными комбинационными схемами на входах и выхо дах. Запись разрядов числа в параллельный регистр произво дится независимо. Кроме параллельных существуют сдвигаю щие (последовательные) регистры (они будут рассмотрены в следующем параграфе).
На рис. 27 приведена схема параллельного регистра, со стоящего из синхронизированных RS-ТУ. Входы синхрониза ции всех ТУ .объединены, и единичный сигнал на этом входе регистра разрешает запись информации в регистр. Значение /-го разряда кода двоичного числа поступает в регистр по двум входам' — S/ и Rj, причем состояния этих входов всегда противоположны. При записи единицы Rj = 0; Sj — 1, при за писи нуля — наоборот. На выходах ^ S -триггеров стоят эле менты И — ИЛИ — НЕ, позволяющие производить съем с ре гистра как прямого, так и обратного кода. ,При подаче еди ницы на вход Съем ПК на выходах регистра появляется пря мой код содержимого регистра, а если единица подана на вход Съем ОК, то на выходах регистра появится обратный код.
Иногда запись в такой регистр проводят только по S -BXO- дам, а /?'-входы триггеров объединяют вместе, как показано пунктиром на рис. 27 (при этом синхронизированными оста
ются только S -входы). Запись |
в такой регистр |
происходит |
в два такта: вначале производится сброс всех |
триггеров по |
|
входам R а затем подается |
синхронизирующий сигнал, и |
|
в нужные разряды регистра записываются единицы. При не обходимости производить запись в один такт и по одному
Рис. 27
входу, можно использовать /)-тритгеры, но при этом не сколько увеличивается время записи.
Рассмотрим еще одно триггерное устройство, предназна ченное для синхронизации несинхронного сигнала (рис. 28, а) . Выходной сигнал устройства должен меняться в строго опре деленные моменты времени, задаваемые синхронизирующим сигналом С. Работа устройства поясняется временными диа граммами рис. 28,6 (на этих диаграммах в отличие от всех ■предыдущих не учтена задержка, вносимая логическими эле ментами). Устройство состоит из двух триггеров: ЭЗ и Э5. Сигнал на вхойе устройства, т. е. на входе Э1, в произвольный момент времени меняется с нулевого на единичный (на вре-
3* |
35 |
менной диаграмме рис. 28,6 — это момент ^i). |
Триггер |
ЭЗ |
переходит в единичное состояние, 1Когда на обоих |
входах |
Э1 |
будут действовать единицы; это происходит в момент ta в ре зультате изменения синхронизирующего сигнала С с единицы на нуль. Переключение в единицу триггера Э5 'происходит всегда синхронно с изменением сигнала С с нулевого на еди ничный. Таким образом, в ответ на изменение входного сиг нала с нуля на единицу в произвольный момент времени вы ходной сигнал может претерпеть такое же изменение лишь
s )
а |
1 |
1 |
|
it" |
it* |
|
|
|
|
1 |
|
|
|
|
|
п „ п |
Z L |
_ J |
|
n |
г |
г |
|
0X00 |
|
|
|
|
I |
t |
|
|
|
1 |
1 |
|
i |
|
|
т< J1 |
l' |
|
i |
|
|
||
1 |
|
|
I |
|
|
||
|
|
1 |
I |
, |
i |
» |
|
h |
|
1 |
|
|
i |
i |
|
|
l |
|
|
|
|||
|
|
|
------------1— |
|
|
||
|
--- :_____ 1 |
|
________I___ ^ |
|
|||
|
|
|
|
|
|
t |
|
|
|
|
|
Рис. 28 |
|
|
|
в дискретные моменты |
времени |
V, |
i", t"', |
. . . , совпадающие |
|||
с моментами изменения с нуля |
на |
единицу синхронизирую |
|||||
щего сигнала |
С. Устройство срабатывает |
однократно. Для |
|||||
приведения его в исходное состояние надо |
установить триг |
||||||
геры в нулевое состояние. Это можно сделать, подав нулевой сигнал на вход начальной установки (НУ).
§ 4. Сдвигающие регистры и счетчики
Сдвигающие регистры и двоичные счетчики наиболее часто применяются в цифровой технике. Обычно они имеют регу лярную структуру, т. е. состоят из нескольких одинаковых и однотипно соединенных между собой частей. Каждая из
36
таких частей предназначена для хранения одного разряда двоичного числа, поэтому эти части также называются разря дами. Для того чтобы разряд регистра или счетчика был спо собен хранить значение разряда двоичного числа, он должен содержать бистабильный элемент.
В сдвигающем регистре разряды соединены последова тельно. При действии на регистр сигналов сдвига состояния разрядов меняются, причем новое состояние каждого из раз рядов тождественно старому состоянию предыдущего разряда. Таким образом, при однократном сдвиге число, записанное
i -й разряд |
(ь+1)-й разряд |
S) |
1-й разряд |
2-й разряд |
|
||
BS |
Т11 |
Т21 |
Т12 |
Т22 |
|
BR |
|
3 |
з - |
3 |
~ |
С1 |
|
||||
|
|
|
|
|
|
TF |
|
|
|
|
|
|
|
Рис. |
29 |
|
|
в регистре, сдвигается целиком на один |
разряд |
в'право или |
|||
влево в зависимости от направления сдвига. Различают нере версивные регистры, которые производят сдвиг только в одну
сторону, и реверсивные регистры, |
которые в зависимости от |
||
управляющих сигналов |
способны |
осуществлять |
сдвиг как |
в одну, так и в другую |
сторону |
(реверс — общетехнический |
|
термин, означающий изменение направления движения). |
|||
Во время сдвига двоичного числа в регистре |
сигналы на |
||
входе каждого разряда не должны меняться, пока бистабиль ный элемент разряда не установится в новое состояние. В то же самое время сигналы на выходах разрядов могут изме няться. Поэтому, каждый разряд регистра кроме бистабиль ного элемента (элемента памяти), способного «помнить» зна чение логической переменной долгое время, должен еще со-
держать элемент, связывающий выход предыдущего разряда со входом последующего (элемент связи). Функция элемента связи — сохранять на входе следующего разряда старое со стояние предыдущего разряда хотя бы на время переключения разряда в новое состояние. Таким образом, структура сдви гающего регистра имеет вид рис. 29, а. В состав разряда вхо дит элемент памяти (ЭП) и элемент связи (ЭС), однако раз биение на разряды условно в том смысле, что элемент связи может быть отнесен как к (предыдущему, так 'и к последую щему ЭП.
В дискретной схемотехнике в качестве бистабильного эле мента используется чаще всего статический триггер, а в каче стве запоминающих элементов—'конденсаторы, а иногда — линии задержки. В интегральных схемах эти элементы приме нять нежелательно, а иногда и невозможно. Поэтому при по строении сдвигающих регистров на потенциальных логических элементах как элементы памяти (ЭП), так и элементы связи (ЭС) чаще всего представляют собой синхронизированные триггеры, подобные рассмотренным нами ранее. В этом слу чае разделение разряда на ЭС и ЭП условно, так как он со стоит из двух идентичных половин. Иногда для запоминания старого состояния триггеров используется задержка логиче ских элементов, т. е. тот факт, что после изменения на входах элемента сигнал на его выходе еще некоторое время сохра няет прежнее значение.
Двоичный счетчик осуществляет счет импульсов (под им пульсом здесь понимается такое изменение сигнала, когда один из его уровней на некоторое время заменяется другим, а затем вновь происходит возврат к прежнему уровню). Вы ходная информация счетчика представляет собой двоичный код числа импульсов, поступивших на его счетный вход. Счет чик, как и регистр, состоит из одинаковых разрядов (их назы вают также счетными ячейками или счетными триггерами). Разряд счетчика меняет свое состояние на противоположное,
когда на его входе |
начинается (или кончается) |
импульс. |
В многоразрядном |
счетчике состояние каждого |
разряда |
должно меняться на противоположное, когда соседний млад ший разряд переходит из единицы в нуль (для суммирующих счетчиков) или из нуля в единицу (для вычитающих счетчи ков). Существуют также счетчики, которые могут как склады вать, так и вычитать, в зависимости от управляющих сигна лов, действующих на счетчик. Такие счетчики называются реверсивными.
При использовании логических элементов потенциального типа оказывается, что любой разряд сдвигающего регистра может работать и как разряд счетчика. Для этого надо сигнал с выхода разряда проинвертировать и подать на вход
38
этого же разряда (рис. 29,6). Действие сигналов сдвига при водит к изменению состояния элемента памяти на противо положное, т. е. вход сдвига работает .как счетный вход. В дальнейшем, рассматривая разряды регистров, мы каждый раз будем показывать, как разряд регистра может быть пре образован в разряд счетчика.
Если в разряде сдвигающего регистра в качестве как эле мента памяти, так и элемента связи, использованы синхрони
зированные триггеры, |
то разряд |
с такой структурой назы |
|
вают двухступенчатым |
триггером |
или структурой |
М — S (от |
английских слов master — хозяин |
и slave— раб) |
(рис. 29,в). |
|
Синхронизированные триггеры, входящие в состав одного раз ряда, могут быть как одинаковыми, так и разными. Один из триггеров, который используется в качестве элемента памяти, называют основным (master), а другой, выполняющий функ
ции |
элемента |
связи, — вспомогательным |
(slave). |
Разбиение |
на |
основные |
и вспомогательные триггеры |
условно, |
так как |
сигнал может быть с равным успехом снят с любого из триг геров.
Однократный сдвиг содержимого регистра происходит при
поочередном действии |
сдвиговых |
сигналов |
С1 и С2 |
(рис. 29,в). При воздействии разрешающего сигнала CJ 1 пер |
|||
вые триггеры .разрядов |
77/, 772, ... |
на рис. 29,о восприни |
|
мают состояния вторых триггеров Т21, Т22, |
предыдущих |
||
разрядов. При воздействии разрешающего сигнала С2 состоя ния первых триггеров каждого разряда передаются на вторые триггеры этого же разряда. При таком порядке работы целе сообразно снимать выходные сигналы регистра с первых триг геров (т. е. с 77/, Т12, ), так как новые состояния появ ляются на их выходах уже во время действия первого из сиг налов сдвига С/. Другими словами, при этом мы считаем триггеры 77/, Т12, ... основными, а триггеры Т21, Т22, вспомогательными. Наоборот, если по тем или иным причин -нам в качестве основных уже выбраны, например, триггеры Т21, Т22, каждого разряда, то имеет смысл подавать раз решающие значения сдвиговых сигналов так, чтобы уже во время действия первого из них на выходах основных тригге ров появилось новое состояние, т. е. в этом случае целесооб разно сначала подавать разрешающий уровень сигнала С2, а потом уже С/. Минимальная длительность разрешающего уровня С/ или С2 должна быть достаточной для надежного переключения триггера в новое состояние.
1 Напомним, что в зависимости от типа CRS-ТУ запись в пего может происходить как при единичном, так и при нулевом уровне синхронизи рующего сигнала. Разрешающим для данного типа триггера будет тот уровень сигнала, при котором триггер может изменить свое состояние.
Недопустимо подавать разрешающие сигналы С1 и С2 одновременно, так как при этом скорость распространения сигналов вдоль регистра ограничена только временем за держки логических элементов, а число разрядов, на которое произойдет сдвиг, неконтролируемо.
Рассмотрим конкретную схему разряда регистра со струк турой М—S (рис. 30,а). В состав разряда входят два одинаковых ТУ С7?5-типа на элементах И — НЕ. Выходы А и А первого ТУ соединены соответственно со входами 5 и R вто рого ТУ, таким образом состояние первого триггера может быть передано второму. Сигнал на входы следующего разряда
подается с выходов^ второго триггера Б и Б, а сигнал на входы BSA и BRA может быть подан с выходов предыдущего разряда или от какого-либо другого источника.
Процесс сдвига при входном состоянии, соответствующем логической единице (BSA = 1 , BRA = 0), иллюстрируется
временной диаграммой (рис. 30,6). Вначале (подается единица на вход сдвига СА, в результате чего через Д^ = Зтср первый триггер_устанавливается в единичное состояние, при котором
А = 1, А = 0. После этого единичный сигнал на входе СА
снимают. Через некоторое время Д^ после .переключения пер вого триггера подается единичный сигнал СБ, разрешающий запись во второй триггер, и через время Д/з = Зтср второй триггер принимает состояние первого. Если необходимо сокра тить полное время сдвига, можно уменьшить до нуля проме- жуток-Д/а, т. е. подавать СБ = 1 непосредственно после окон чания переходных процессов в первом триггере, одновременно обеспечивая СА = 0. При этом минимальное время переклю чения пары триггеров будет не меньше 6 тср.
Триггеры, входящие в состав разряда, имеют также и асин хронные инверсные входы SA, RA, S5, RS, позволяющие при-
40