1.2.10. Выбор дешифратора

Элемент декодирует код операции и коды регистров, формирует управляющий сигнал.

Сравнение микросхемы M74HC4028 с микросхемой HEF4028B приведено в Таблице 25.

Таблица 25 – Характеристики микросхем M74HC4028 и HEF4028B

Характеристика\ микросхема	M74HC4028	HEF4028B
Напряжение питания	2 - 6 V	4,5 – 15,5 V
Выходной ток	5,2 мА	3,6 мА
Входной ток	20 мкА	20 мкА
Рабочий диапазон температур, °С	-40…+85	-40…+85
Типовая задержка	16	50
Технология	КМОП	КМОП

Из таблицы 25 была выбрана микросхема M74HC4028, так как она имеет больше выходной ток и меньше время задержки распространения, в отличие микросхемы HEF4028B.

Логическая схема, УГО микросхемы и расположение выводов микросхемы представлены на следующих рисунках(36,37,38).

Рисунок 36 - Логическая схема M74HC4028

Рисунок 37 - УГО микросхемы M74HC4028

Рисунок 38 - Расположение выводов микросхемы M74HC4028

Логические состояния микросхемы M74HC4028 приведены в Таблице 26.

Таблица 26 – Логические состояния микросхемы M74HC4028

2. Конструкторская часть

2.1 Описание заданных команд

2.1.1 Команда rol

Команда ROL осуществляет циклически сдвиг операнда на заданное количество бит.

Для синтеза схемы, выполняющей команду ROL, использовались 3 параллельных регистра, 1 счетчик, 1 компаратор и 2 мультиплексора.

Рисунок 42 – Схема, выполняющая команду ROL

Операнд подается из PatternGenerator в сдвиговый регистр. На компараторе устанавливается значение, на которое нужно произвести арифметический сдвиг. Через счетчик, который состоит из сумматора и параллельного регистра, выполняется действие. Результат операции записывается в сдвиговый регистр.

Далее приведен пример выполнения операции арифметического сдвига числа 1000001. На рисунке 43 представлены данные, внесенные в PatternGenerator.

Рисунок 43 – Данные PatternGenerator’а

Результат работы данной схемы приведен на рисунке 44.

Рисунок 44 – Результат работы схемы

2.1.2 Команда and

Команда AND позволяет выполнить операцию битового умножения.

Для синтеза схемы, выполняющей команду, использовались 8 элементов И. На рисунке 45, представлена синтезированная схема.

Рисунок 45 – Схема, выполняющая команду AND

Операнды подаются из PatternGenerator’ов в параллельные регистры. Из регистров значения передаются в логические элементы И, после чего происходит запись результата.

Далее приведен пример выполнения операции обмена двух чисел 10000101 и 0000101. На рисунке 46, 47 представлены данные, внесенные в PatternGenerator.

Рисунок 46 – Данные первого PatternGenerator’а

Рисунок 47 – Данные второго PatternGenerator’а

Результат работы данной схемы приведен на рисунке 48.

Рисунок 48 – Результат работы схемы

2.1.3 Команда btc

Команда BTС позволяет получить значение определенного бита первого операнда, а затем инвертирует этот бит . Номер проверяемого бита задается вторым операндом.

Для синтеза схемы, выполняющей команду, использовались 8 элементов "Исключающее ИЛИ", 8 элементов «НЕ», 1 дешифратор и два параллельных регистра. На рисунке 49, представлена синтезированная схема

Рисунок 49 – Схема, выполняющая команду BTC

Первый операнд подается из первого PatternGenerator’а в мультиплексоры, второй операнд подается из второго PatternGenerator’а в мультиплексоры. Биты операндов поступают на логические элементы XOR и затем в регистр для записи результата.

Рисунок 50 – Данные первого PatternGenerator’а

Рисунок 51 – Данные второго PatternGenerator’а

Результат работы данной схемы приведен на рисунке 52.

Рисунок 52 – Результат работы схемы