книги / Микропроцессорные гибкие системы релейной защиты

Рис. 3.9. Упрощенная структурная схе­ ма коммутационной системы

но в динамичном формировании структуры РЗ в процессе конт­ роля объекта защиты.

Под КС понимается физическая система связи, состоящая из мно­

жества полюсов Е, управляющего устройства, которое обслуживает тре­ бования на соединения, и коммутационного поля (КП), через которое устанавливаются соединения. Разовой называется КС, если к моменту реализации соединения система свободна, а перечень требуемых соеди­ нений полностью известен. Если же при предъявлении списка соединений А в системе уже существует список соединений, который при необхо­ димости можно подвергнуть изменениям, то КС называется системой с перестроением.

Упрощенная структурная схема КС приведена на рис. 3.9. Система обеспечивает пути для передачи информации между полюсами Е 9 и Е ". Для установления соединений между полюсами коммутационное поле содержит некоторое количество коммутационных элементов. В простейшем случае коммутационный элемент представляет собой уп­ равляемый ключ. На практике чаще применяют пространственные, пространственно-временные и временные КС. Пространственные КС в свою очередь можно разделить на матричные и каскадные. Коммутато­ ры можно классифицировать и по другим признакам. Основными пара­ метрами, характеризующими КС, являются: количество коммутиру­ ющих элементов в системе, способ образования соединений полюсов, время настройки всего списка соединений, живучесть КП, технологич­ ность КС. О живучести КС можно судить по живучести КП, которая тем выше, чем большее число различных путей между произвольными входами и выходами можно построить.

Каскадные КС обеспечивают существенное (в 10—100 раз) умень­ шение числа коммутационных элементов по сравнению с матричными КП. Этот выигрыш тем больше, чем больше число входных и выходных полюсов КС. Однако при применении каскадных КС требуется устрой­ ство управления, в котором должна храниться информация о состоянии всех элементов КП и производиться их индивидуальная настройка. В результате децентрализации устройства управления по коммутацион­ ным узлам поиск и фиксация путей в многокаскадных КС производят­ ся со стороны входов и выходов только крайних каскадов, причем без предварительного запогЛинания промежуточных линий и анализа ком­ мутационных точек во всех каскадах. Это позволяет автоматизировать процесс настройки на программу соединений [74]. В этом случае эле­

81

менты управления полностью или частично рассредоточены по коммута­ ционным узлам и объединены с ними в так называемые электронные искатели-разъединители, которые представляют собой К, 7- или 7, 7Г-по- люсники, легко объединяемые по входам и выходам в модули коммута­ торов каскадов и содержащие ограниченное число выводов для управле­ ния. При этом матричная КС отличается модульной структурой, реали­ зуемой на БИС, и содержит децентрализованное устройство управле­ ния (ДУУ).

В настоящее время разработан и освоен промышленностью ряд БИС коммутаторов, которые пригодны для использования в РЗ с гибкой структурой. Рассмотрим подробнее две из них. Один вариант матрично­ го коммутатора модели КМ1509КП1 представлен на рис. 3.10 [72]. Функциональная схема коммутатора включает в себя: матрицу ячеек памяти ЯП размерностью 16x16, дешифраторы адресов входов ДХ и выходов ДУ, коммутатор, входные буферы БВ, устройства вывода УВ, логические блоки, реализующие режимы выборки кристалла при настройке и установке режимов синхронной и асинхронной передачи коммутируемых сигналов. Цифровой матричный коммутатор служит для коммутации цифровых сигналов (16 каналов и 256 точек коммута­ ции) . Возможно соединение каждого выхода с любым входом, при этом с одним выходом может быть соединено не более одного входа. Комму­ татор работает в двух основных фазах: настройки и передачи информа­ ции. Для соединения z-го входа с /-м выходом необходимо на входы дешифратора ДУ подать код адреса А 0 /-го выхода, а на входы дешифра­ тора ДХ —код адреса А х /-го входа одновременно с сигналом разделе­ ния записи STB (W) = 1. Передача информации может осуществляться в двух режимах: асинхронном (V = 0) и синхронном (К = 1). В асин­ хронном режиме информация, подаваемая на входы Вj через замкну­ тые ключи матриц, непосредственно поступает на выходы В0 коммутато­ ра. В синхронном режиме при CLK = 1 происходит запись входных сиг­ налов в одноразрядный регистр сдвига и через такт при CLK = 1 —вы­ дача информации на входные шины коммутатора. В обоих режимах пре­ дусмотрен перевод всех выходов коммутатора в высокоимпедансное состояние.

Микросхема аналогового коммутатора предназначена для построения многокаскадных коммутационных полей на электронной основе с ав­ томатическим поиском и установлением соединительных путей [72]. Структура исходной ячейки для построения КС —двухбитовый комму­ татор на 8 входов и 4 выхода. Из БИС параллельным соединением по входам и выходам можно наращивать коммутаторы с максимальной емкостью 64 входа и 32 выхода. Ячейка на 32 входа и 32 выхода позво­ ляет оптимально организовать коммутационное поле на 1024 входа и 1024 выхода. Микросхема коммутатора выполнена по p-МОП техно­ логии с нагрузочными транзисторами в режиме объединения. Управля­ ющие входы и выходы совместимы со стандартным ТТЛ-сигналом.

82

4

-+

УВО

О о

Рис. 3.10. Функциональная схема матричного коммутатора КМ1509КП1

Рис. 3.11. Пример создания коммутационного поля объединением БИС аналого­ вого коммутатора

Коммутатор позволяет коммутировать аналоговые и цифровые сигна­ лы. Информация через узлы коммутатора может распространяться в обоих направлениях.

На рис. 3.11 приведен пример объединения БИС аналогового комму­ татора для создания коммутационного поля. Выводы микросхем на

соединительного пути” (ПСП), ’’Разработка соединительного пути” (РС(1), вывод Р для расширения матричного коммутатора по входным полюсам.

В приведенном на рис. 3.11 коммутационном поле процесс настрой­ ки осуществляется автоматически и происходит следующим образом. На входной полюс настройки подается сигнал возбуждения, а на все коммутаторы коммутационного поля —команда ППД. Сигнал возбужде­ ния распространяется до незанятых выходных полюсов поля через цепи

84

настройки и фиксирует возможность соединения (ветви дерева). После этого сигнал возбуждения подается на выходной информационный по­ люс и формируется команда ПСП> в результате чего сигнал возбужде­ ния распространяется по коммутационным узлам, входящим в пост­ роенное прадерево, в обратном направлении и фиксирует подключение коммутационных элементов. Затем по команде осуществляется разбор­ ка ранее построенного прадерева. В свою очередь для индивидуальной разборки существующего пути возбуждается соответствующий вход­ ной полюс настройки многокаскадного коммутационного поля и пода­ ется команда РСП, в результате которой сигнал возбуждения, проходя по образованному соединительному пути (СП), последовательно разби­ рает в каскадах поля выбранный путь.

Для коммутации цифровых сигналов используются коммутацион­ ный процессор К583КП1, коммутатор магистралей К583ХЛ1 и др. Ана­ логовые коммутаторы в интегральном исполнении выпускаются на МОП-переключателях с числом ключей от 2 до 16 (серии 168, 190, 590, 561 и др.)* Все они представляют собой К, 7-полюсники. В гибридном исполнении выпускаются аналоговые коммутаторы 8ПМД4, 8ПМД16.

Роль полупроводниковых ЗУ в цифровых системах в настоящее вре­ мя сводится не только к функциям простого хранения или программи­ рования информации, но и к непосредственному участию в процессе ее обработки [75]. Запоминающие устройства составляют важную груп­ пу устройств, с помощью которых в МП-систему вносится элемент пе­ ренастройки (процедурной гибкости). Как известно, ОЗУ делятся на статические и динамические. В настоящее время статические ОЗУ имеют типичную информационную емкость 4 Кбит. Появились ЗУ емкостью 16, 64 Кбит и более. Основная проблема увеличения емкости БИС ОЗУ — снижение рассеиваемой мощности. Биполярные ОЗУ остаются наиболее быстродействующими (время выборки до 20 нс) и используют ТТЛШсхемы или логические схемы с эмиттерной связью (ЭСЛ). Статические БИС ОЗУ на основе И2Л-технологии обеспечивают время выборки до 20 нс и имеют рассеиваемую мощность 300 мВт при емкости 4 Кбит. Динамические БИС ОЗУ выпускаются емкостью 16, 64 и 256 Кбит. Появились серийные БИС ЗУ на приборах с зарядовой связью (ПЗС) и на цилиндрических магнитных доменах (ЦМД), обладающие повы­ шенной емкостью.

Эффективность систем МПРЗ может быть существенно повышена использованием в них ПЗУ и перепрограммируемых ПЗУ (ППЗУ). При наличии ППЗУ большой емкости появляется возможность путем замены программы достаточно быстро и без значительных усилий пере­ настраивать МПРЗ на совершенно другой алгоритм управления. Процесс разработки МП-памяти на основе БИС предполагает: определение основ­ ных характеристик системы МПРЗ (ее архитектуры, быстродействия, способа адресации к памяти и некоторых других); оценку перспективы ее развития на последующие 2—5 лет; оценку объема памяти, для чего

85

Рис. 3.12. Функциональная схема БИС ОРП КМ1517ИР1

должны быть учтены объемы функций управления, вычислительных опе­ раций, подлежащих хранению данных и т.д. Широкое применение нахо­ дят ППЗУ, стираемые ультрафиолетовым излучением (УФ ППЗУ). Узлы с УФ ППЗУ в настоящее время встраивают в сложные однокристальные приборы. Например, для хранения управляющей программы в однокри­ стальную микроЭВМ КР1813ВЕ1 встроено такое ППЗУ емкостью 1152x4 бит.

Для увеличения производительности и надежности специализирован­ ных цифровых процессоров гибких РЗ на основе МПС может использо­ ваться БИС ортогональной памяти (ОРП) К1517ИР1 [72]. Одновремен­ но с функцией распараллеливания потоков информации указанная БИС выполняет функции преобразования кодов из параллельного в последовательный и обратно, что может быть использовано для прост­ ранственного уплотнения потоков информации на входе системы и восстановления ее на выходе. Это сокращает аппаратурные затраты на устройства коммутации каналов передачи информации. При этом БИС содержит 32 синхронизируемых триггера в виде матрицы 4x8. Функцио­ нальная электрическая схема ОРП приведена на рис. 3.12.

Предусмотрено расширение общего поля матрицы запоминающих триггеров как по горизонтали, так и по вертикали до необходимой раз­ мерности, кратной четырем, путем объединения микросхем БИС ОРП, которые могут быть использованы для построения стековых регистров, блоков регистров магазинного типа, преобразователей кодов, регистро­ вой памяти. Следует отметить, что БИС ПЗУ, программируемые в техно­ логическом процессе производства (масочные ПЗУ), используются в основном как носители программного обеспечения и в операционных устройствах для табличных методов обработки информации (ТОЙ). Способы построения устройств ТОЙ рассмотрены в § 3.3.

3.3. НЕКОТОРЫЕ АСПЕКТЫ ПРОЕКТИРОВАНИЯ ПРОЦЕДУРНО-АППАРАТНО ПРОГРАММИРУЕМЫХ УСТРОЙСТВ РЗ

Эффективность построения структур гибких РЗ с использованием элементов, реализующих процедурно-аппаратное программирование (например, ПЛМ, ПЗУ), зависит от возможности непосредственного отображения элементарных операторов алгоритмов типовыми функцио­ нальными узлами (ФУ), минимизации номенклатуры и количества ФУ. Процесс проектирования процедурно-аппаратных устройств РЗ вклю­ чает следующие этапы [73]: разработка алгоритма функционирования устройства РЗ и его описание на формальном языке; проектирование логической структуры РЗ с использованием формальных методов син­ теза, основанных на применении теории декомпозиции; разработка конструкции устройства с учетом максимальной унификации узлов. Необходимо при этом стремиться к применению базовых элементов с

87

возможностью их процедурно-аппаратной настройки на заданный алго­ ритм. Известны различные методы минимизации числа блоков функцио­ нальных устройств для размещения их на ПЛМ и ПЗУ. Все они в конеч­ ном счете основаны на использовании общего декомпозиционного под­ хода и некоторых его частных модификаций [75]. Функциональные уз­ лы гибких РЗ могут иметь одноили многоуровневую структуру, пред­ ставляющую собой совокупность стандартных ПЛМ и ПЗУ. Рассмотрим способы построения устройств ТОЙ на основе ПЗУ.

Важнейшей особенностью устройств ТОЙ является отсутствие в них основного арифметического узла, каким является сумматор в класси­ ческой ЭВМ. Таблицы операций хранятся в ПЗУ, и выделение участка таблиц в главной памяти для выполнения арифметических операций никак не отражается ни на структуре этого участка, ни на организации памяти в целом. Основными достоинствами таких устройств являют­ ся: простота структуры и выполнения операций; высокое быстродей­ ствие, определяемое практически временем обращения к ПЗУ; повы­ шенная надежность работы; однородность структуры; возможность использования модульного принципа организации операционных уст­ ройств; предварительная подготовка таблиц готовых решений. Препят­ ствием на пути использования рассмотренных структур является невоз­ можность их реализации на основе типовых ПЗУ при повышенной точ­ ности вычислений.

Построение табличных процессоров для воспроизведения функции многих переменных связано с определенными трудностями. Объем ПЗУ для хранения значений функции с возрастанием длины аргументов увеличивается экспоненциально. Реализовать их прямым табличным ме­ тодом не представляется возможным. Для уменьшения требуемой ем­ кости ПЗУ целесообразно исключить избыточность, связанную с нали­ чием в них зон одинаковых результатов, что достигается сочетанием табличного и процедурного методов вычислений и преобразований. Поэтому стремятся предварительно найти зависимости, которые наибо­ лее просто выражают исходные функции через функции одной перемен­ ной и реализуются простыми математическими операциями. Организа­ ция табличных структур в общем напоминает организацию МПС с фик­ сированной или перестраиваемой коммутацией, в которых вместо процессора для обработки информации выступает система таблиц, связанных между собой согласно заданному закону преобразования данных. В наиболее общем виде устройства ТОН можно разделить на три группы. В первой для вычисления функций наряду с ПЗУ, хранящими таблицы, используются сумматоры, во второй —ПЗУ и специальные ло­ гические схемы, которые можно выполнить на ПЛМ, в третьей —ПЗУ, сумматоры и умножители. Необходимость аппаратурной реализации ал­ горитма обработки в виде таблично-алгоритмического устройства, вхо­ дящего в одну из указанных групп, определяется прежде всего требова­ ниями задания точности воспроизведения функциональных зависимо-

88

Рис. 3.13. Структурная схема табличноарифметического процессора

стей, быстродействия и минималь­ ных затрат оборудования, а выбор типа устройства — областью при­ менения.

Табличная обработка данных включает в себя числовую и логи­

ческую обработку. Числовая обработка —это преобразование данных, представленных числами, направленное на реализацию арифметических операций, воспроизведение функций одной или нескольких переменных, преобразование кодов из одной системы счисления в другую, реализа­ ция таких сложных процедур, как БПФ, операции случайных чисел и т.д. При ТОЙ в качестве аргументов выступают логические операнды и осуществляются реализация логических функций, ветвление алгорит­ мов и программ, информационный поиск. В состав структуры таких устройств включаются, как правило, регистр адреса, ЗУ для хранения таблиц со встроенным дешифратором, сумматор —регистр для форми­ рования и хранения результата. Эти три блока являются скелетом вся­ кого устройства ТОЙ. Главным обрабатывающим блоком являются особым образом организованные в ЗУ таблицы, и сам процесс обработ­ ки сводится к пересылке операндов, обращениям к таблице и дополни­ тельным арифметическим и логическим операциям. Для использования таблиц необходимо знать их местоположение, входные данные и прави­ ло пользования таблицей, в которой хранятся окончательные результаты.

В общем виде таблично-арифметический процессор (ТАП) содержит блок памяти функциональных таблиц БПФТ, блок предварительной об­ работки БПО, блок арифметических устройств БАУ, устройство управ­ ления, функции которого выполняет процессор команд ПК, и устрой­ ство связи УС. Целесообразность введения БПО связана с тем, что ха­ рактер предварительной обработки аргумента отличается от характера операций других этапов преобразований и вычислений. Структурная схе­ ма ТАП приведена на рис. 3.13. Она может быть построена для реализа­ ции одной или нескольких функций и выполнена в виде функциональ­ ного расширителя для МП-системы. В ТАП наряду с табличной записью сокращенного объема значений функций в блоке БПФТ используются алгоритмические (процедурные или процедурно-аппаратные) операции сложения, умножения, деления. Процедурная реализация некоторых арифметических операций требует усложнения БАУ и часто невозможна без совместной работы с ПК. Применение в составе МПРЗ неавтономного ТАП позволяет упростить его собственную структуру, способы подклю­ чения к системе и реализовать его на ПЗУ стандартным образом.

89