книги / Микроэлектроника. Базовые матричные кристаллы и программируемые логические матрицы

На этапе электрического (логического) моделирования БИС используются электрические макромодели; на этапах компоновки и размещения — точечная модель, учитываю­ щая особенности расположения выводов и сквозных трасс; на этапе трассировки — упрощенная геометрическая модель с идентификацией выводов, координат их располо­ жения и геометрических размеров описывающего прямо­ угольника; на этапе контрольной прорисовки совмещенного топологического чертежа и отдельных слоев, изготовления фотошаблонов — точная геометрическая модель с описанием топологии всех слоев, которые используются для реализа-

геометрическая модель совпадает с топологией функцио­

интерактивном режиме топология электрических связей функциональных элементов может быть совмещена с общей для всех функциональных элементов топологией ячейки БМК. В качестве примера на рис. 2.4 приведена совмещенная топология D - триггера [4], который форми­ руется на основе И2Л-элементов ячейки БМК с помощью одноуровневой металлизации — проводниковых шин, вы­ деленных штриховкой. Здесь используется два фотошабло­

на.

В практике конструирования матричных БИС вруч­ ную используются аппликации элементов библиотеки, выполненные в определенном масштабе на прозрачном материале.

Библиотечный набор должен обеспечить реализацию всех логических функций, характерных для данного класса устройств. В состав библиотечного набора могут входить как простые логические элементы типа НЕ, И-

НЕ, ИЛИ-HE с разветвлениями по входам —выходам, так и достаточно сложные узлы, широко применяемые в определенном классе аппаратуры, например различные триггеры, регистры, счетчики, полусумматоры, шифраторы

идешифраторы, мультиплексоры, усилители. Топологический чертеж каждого функционального эле­

мента (фрагмент) разрабатывается конструктором на основе элементов одной или нескольких ячеек. При этом должны учитываться конструктивно-технологические ограничения и частные технические требования, определяемые особен­ ностями последующей трассировки электрических связей, расположением и подключением шин питания и заземления, общие для всех элементов рекомендации относительно расположения входов и выходов. Обычно фрагменты имеют прямоугольную форму. Для повышения плотности компо­ новки функциональных элементов на кристалле и упрощения процесса проектирования один или оба размера всех фрагментов должны быть одинаковыми.

Электрические характеристики функциональных эле­ ментов определяются такими параметрами используемой элементной базы, как среднее время задержки, потреб­ ляемая мощность, абсолютная или относительная помехо­ устойчивость, перепад напряжений логических уровней и их абсолютные значения, коэффициенты объединения по входам и выходам, которые характеризуют возможность реализации функций большого числа переменных, число источников питания и требованиями к их параметрам.

§2.3. Базовые матричные кристаллы на основе биполярных транзисторов

ВБИС на биполярных транзисторах используются сверхбыстродействующие логические элементы в виде одноили двухступенчатых токовых ключей (ЭСЛ, МЭСЛ, ЭФЛ), логические элементы среднего и высокого быстродействия (ТТЛ, ТТЛШ, И2Л, И3Л) [2, 4, 5]. Для повышения плотнос­ ти компоновки элементов на кристалле широко исполь­ зуются различные виды изопланарной технологии, КИД-

технология [1,3] и ее модифицированный вариант (рис. 2.5) с комбинированной изоляцией полупроводниковых областей и «пристеночными» эмиттерами. Интересной особенностью КИД-структур является использование высо­ колегированной свободной поверхности кристалла (мате­ риал типа) в качестве шины источника питания+ (/ип.

Роль шины заземления выполняет подложка p-типа с металлизированной торцевой поверхностью. Доступ к под­ ложке со стороны планарных элементов осуществляется с помощью эпитаксиального слоя p-типа. Благодаря такой конструкции кристалла матричная БИС может быть изготовлена с помощью одного слоя металлизации.

Рис. 2.5. Структура элементов кристалла, сформированных модифи­ цированным КИД-методом с применением толстого изолирующего слоя:

топология ячейки и схемотехническое изображение набора ее элементов. Такая ячейка может быть сформирована любым технологическим методом. Если используется эпитаксиально-планарная или изопланарная технология, то все резисторы не только ячейки, но и всей матрицы размещаются в одной изолированной области л-типа с высоколегированным поверхностным слоем л+-типа. Эта

транзисторов, формируемые из островков высокоомного эпитаксиального слоя п - типа, используются для изготов­ ления диодов Шотки, фиксирующих напряжение открытых коллекторных переходов. На рис. 2.6 показаны катодные п -области диодов Шотки, расположенные внутри баз

Рис. 2.6. Ячейка БМК на биполярных транзисторах:

• — схемотехническое изображение; б — топология (1 и 2 — катодная и анодная области диодов Шотки)

транзисторов. Металлические контакты к базовым областям перекрывают эти п -области и одновременно выполняют роль анодов диодов Шотки. Для улучшения характеристик диодов Шотки между п -областью и металлическим контак­ том формируется слой силицида платины Pt5 Si2. Общая коллекторная область транзисторов Т3 н Т2 с двумя вывода­ ми может выполнять роль полупроводниковой перемычки. Такую же функцию выполняет резистор R9, если в качестве резистивного слоя используется высоколегированная об­ ласть п+-типа. В рассматриваемой конструкции Ri= R i=R,

R\—Rt—R3~ R/%-

На основе элементов ячейки могут быть сформированы цифровые логические элементы РТЛ, ТТЛ, ТТЛШ (рис. 2.7), ЭСЛ, операционный усилитель (рис. 2.8). Логический Элемент ЭСЛ строится подобно входному каскаду усилителя (транзисторы Га, Т 3, Т3, Т8, Т9, Ги , резисторы R3, R 3,

R& — Ri'

В буферных ячейках для цифровых матричных БИС используется набор элементов, необходимый для формиро­ вания входных логических элементов с повышенными коэффициентом разветвления по входу и помехоустойчи­ востью и выходных логических элементов с повышенной нагрузочной способностью и тремя логическими состояния­ ми (2, 4, 5].

Выход

Вход

а)

Рис. 2.9. Принципиальные электрические схемы токово­ го ключа (а) и источника токов (б)

В данной конструкции принято m1= m 2= l . Для осуществ­ ления пересечений при одноуровневой металлизации исполь­ зуются высоколегированные перемычки IJlt Пг, П3. Пример реализации логической функции на переключателях тока показан на рис. 2.11.

Во всех рассмотренных примерах на основе ячеек мат­ риц формируется один или несколько простых логических элементов типа И-НЕ, ИЛИ-HE. На рис. 2.12 приведена топология ячейки с группой элементов, в состав которой

смаксимальным числом элементов (тактируемый D -триггер).

Впервом (левом) ряду расположены ключевые транзис­ торы и транзистор для формирования диода при коротком замыкании коллекторного перехода. Окна в оксидной пленке для контактов металл—полупроводник показаны штриховой линией. Во втором ряду расположены одно-, двух- и трехэмиттерные транзисторы типового маломощного

логического элемента ТТЛШ (см. рис. 2.7, б). В этом же

о со

el

Рис. 2.11. Пример выполнения логической функции на переключа­ телях тока:

• — логическая схеме; б — принципиальная схема; в — топология

Для реализации диодов Шотки, фиксирующих прямое напряжение низкого уровня открытых коллекторных переходов, у всех транзисторов выделяются участки в вы­ сокоомных коллекторных областях n-типа. Окна в оксид­ ной пленке выполняются так, что алюминиевые провод-

PNC. 2.12. Топология ячейки БМК на биполярных транзисторах:

ники (аноды диодов Шотки) перекрывают одновременно области баз и коллекторов (см. штриховые контуры на изображении всех транзисторов). Кроме того, в коллектор­ ных областях транзисторов повышенной мощности, рас­ положенных в левом верхнем углу ячейки, диоды Шотки формируются в специально выделенных участках.