книги / Схемотехника
..pdf
Рис. 6.14. Хранение 0 в радиационно-стойкой ячейке
DICE – SRAM
6.4.МОДЕЛИРОВАНИЕ ОТКАЗОВ
ВРАДИАЦИОННО-СТОЙКОЙ ЯЧЕЙКЕ DICE – SRAM
Выполним моделирование сбоя посредством формирования дестабилизирующего воздействия, например, на затвор транзистора N1 в том случае, когда в ячейке хранится 1 (рис. 6.15). Ключ Destroy с помощью дополнительного передающего транзистора подключает шину «ноль вольт» (Ground) (рис. 6.16). Видно, что выход Q1 неверный– не равен 1 при воздействии.
Рис. 6.15. Моделирование сбоя посредством формирования дестабилизирующего воздействия на затвор транзистора N1 при хранении 1
91
При снятии воздействия схема восстанавливается (Q1 = 1) (рис. 6.16).
При хранении 0 (Q1 = 0) подобное воздействие не приводит к ошибке (рис. 6.17).
Рис. 6.16. После снятия воздействия схема восстанавливается
Рис. 6.17. Моделирование ошибки посредством формирования дестабилизирующего воздействия на затвор транзистора N1 при хранении 0
Выполним моделирование отказа, например, имитируем обрыв питаниятранзистораN1 (рис. 6.18).
92
Рис. 6.18. Моделирование отказа – обрыв питания транзистора N1. Ошибка
Рассмотрим ошибки при записи информации. Запись информации, как уже отмечалось, дублированная: если по разным каналам идут разные биты, то записывается единица
(рис. 6.19, 6.20).
Рис. 6.19. Запись информации (по левому входу данных – 1 (В[0]), по правому 0 (В[7]), – записывается 1)
93
Рис. 6.20. Запись информации (по левому – 0 (В[0]), по правому 1 (В[7]), – записывается 1)
И это не хорошо, так как неизвестно, где правильный бит. В случае, если B равно BN, то правильная информация за-
носится (рис. 6.21).
Рис. 6.21. Запись информации
(B равно BN, заносится правильная информация)
А в случае B[0] = BN[9] = 1, B[6] = BN[7] = 0 (две ошибки),
тоже неизвестно, где правда (рис. 6.22).
94
Рис. 6.22. Запись информации: B[0] = BN[9] = 1, B[6] = BN[7] = 0 (две ошибки)
Таким образом, анализ радиационно-стойкой ячейки DICE – SRAM как дублированного SR-триггера и автомата Мура позволяет получить характеристические уравнения, показывающие возможность парирования ошибок, стремящихся изменить состояние одного из триггеров. За счёт переменных, описывающих состояние другого триггера, «сбившийся» триггер восстанавливает правильное состояние.
Выполненное в системе NI Multisim 10 фирмы National Instruments Electronics Workbench Group схемотехническое мо-
делирование двенадцатитранзисторной ячейки DICE – SRAM подтверждает факты парирования ошибок.
С другой стороны устанавливается фатальность отказов в одном из триггеров. Делается вывод о необходимости введения ещё большей избыточности для парирования не только ошибок –
SEU (Single Event Upset), но и отказов – SEE (Single Event Effect).
95
7. ОТКАЗОУСТОЙЧИВАЯ ЯЧЕЙКА – QSRAM
Для обеспечения надёжности специальных микросхем применяют троирование – TMR (Triple Modular Redundancy), ко-
торое позволяет парировать не только ошибки – SEU (Single Event Upset), но и отказы SEE (Single Event Effect) – в одном из трёх каналов [11, 12].
Одним из самых опасных подвидов SEE является защелкивание транзисторов (single effect latchup, SEL) в пропускающем состоянии (тиристорный эффект).
Метод тройного резервирования (Triple Modular Redundancy, TMR) или мажоритирования [12] показан на рис. 7.1.
Рис. 7.1. Ячейка статической оперативной памяти SRAM: предотвращение SEU методом троирования – тройного резервирования
7.1. МОДЕЛИРОВАНИЕ ЯЧЕЙКИ QSRAM
Для обеспечения толерантности к отказам SRAM предложена ячейка [16] (рис. 7.2).
96
Рис. 7.2. Отказоустойчивая SRAM
QSRAM – отказосбоеустойчивая учетверённая (quadrupling) SRAM представлена на рис. 7.3. В QSRAM инверторы реализованы на элементе с избыточным базисом – так называемом функциональнополном– толерантном элементе [3…6], реализующемфункции:
|
|
|
|
|
|
|
|
|
|
|
|
3 |
|
4 , |
|
|
(7.1) |
||||||
|
|
|
x1 x2 |
x |
x |
||||||||||||||||||
( |
|
1 |
|
2 )( |
|
|
|
|
3 |
|
|
4 ). |
(7.2) |
||||||||||
x |
x |
x |
x |
||||||||||||||||||||
Таким образом, (7.1), (7.2) используются как: |
|
||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
, |
|
(7.3) |
||||||||
|
|
|
x x |
x |
x |
||||||||||||||||||
( |
|
|
|
|
)( |
|
|
|
). |
(7.4) |
|||||||||||||
x |
x |
x |
x |
||||||||||||||||||||
Выражения (7.3), (7.4) описывают учетверённый инвертор. Отказ (ошибка) любого из четырёх экземпляров переменной х не изменяет функции (7.3), (7.4).
97
Рис. 7.3. QSRAM – отказосбоеустойчивая учетверённая
(quadrupling) SRAM
С учётом того, что КМОП-структуры характеризуются наличием двух подсхем – подключения источника питания (z+) и двойственной ей схемы подключения шины «ноль вольт» (z–),
получим выражения (7.5), (7.6), (7.7), (7.8):
Z+ FCT1 = |
x |
1 |
x |
2 |
x |
3 |
x |
4 , |
|
(7.5) |
|||||||
Z− FCT1 = (x1 x2 )(x3 x4 ) , |
(7.6) |
||||||||||||||||
Z+ FCT 2 = ( |
|
1 |
|
2 )( |
|
3 |
|
4 ) , |
(7.7) |
||||||||
x |
x |
x |
x |
||||||||||||||
Z− FCT 2 = x1x2 x3 x4 . |
(7.8) |
||||||||||||||||
Таким образом, в каждом из инверторов (см. рис. 7.3) могут быть две ошибки (два отказа) – в верхней и в нижней подсхемах.
98
7.2.МОДЕЛИРОВАНИЕ ОШИБОК (ОТКАЗОВ)
ВЯЧЕЙКЕ QSRAM
Выполним моделирование таких ситуаций, например, обрывов транзисторов (рис. 7.4–7.7).
Рис. 7.4. QSRAM-моделирование обрывов транзисторов в верхних и нижних подсхемах ФПТ-инверторов (запись 0)
Рис. 7.5. QSRAM-моделирование обрывов транзисторов в верхних и нижних подсхемах ФПТ-инверторов (хранение 0)
99
Рис. 7.6. QSRAM-моделирование обрывов транзисторов в верхних и нижних подсхемах ФПТ-инверторов (запись 1)
Рис. 7.7. QSRAM-моделирование обрывов транзисторов в верхних и нижних подсхемах ФПТ-инверторов (хранение 1)
Выполним моделирование постоянно включенных транзисторов в верхних и нижних подсхемах ФПТ-инверторов (рис. 7.8).
Таким образом, схема работает правильно даже при отказах 4 транзисторов в ячейке QSRAM.
Единственным тонким местом остаются передающие транзисторы записи бита – Т1, Т2.
100