книги / Схемотехника
..pdf
Рис. 7.8. QSRAM-моделирование постоянно включенных транзисторов в верхних и нижних подсхемах ФПТ-инверторов (запись 1)
И то, при обрыве одного, например Т1, схема работает за счёт второго – Т2 (рис. 7.9).
Рис. 7.9. QSRAM-моделирование: при обрыве Т1 схема работает за счёт второго Т2
Единственная конфликтная ситуация: постоянная 1, напри-
мер, на Т1 (рис. 7.10).
101
Рис. 7.10. Конфликтная ситуация при постоянной 1 на Т1
Выполним моделирование учетверения транзисторов Т1, Т2 (рис. 7.11).
Рис. 7.11. Учетверение транзисторов Т1, Т2
Вэтом случае при ошибке (отказе) одного из транзисторов
вкаждой «четвёрке» схема работает правильно. Возможно также для дальнейшего повышения надёжности и учетверение линий передачи бита данных.
102
7.3.СРАВНЕНИЕ ЯЧЕЙКИ QSRAM
СТРОИРОВАННЫМИ ВАРИАНТАМИ – TMR SRAM
Сравним предлагаемую QSRAM-схему [10] с троированной ячейкой и мажоритарной схемой на выходе радиационно-стойкой ПЛИС фирмы Actel [11]. Мажоритирование требует 4 3 + 2 = 14 транзисторов (2 – это «боковые» транзисторы записи-считывания). Схема мажоритирования [16], т.е. схема реализации мажоритарной функции
ab ac bc |
(7.9) |
требует в лучшем случае 12 транзисторов инверсного мажоритара (подобные имеются в библиотеках базовых матричных кристаллов БМК) и 2 транзистора для выходного инвертора – всего 26 транзисторов, путь 2 + 2 + 1 + 3 = 8 транзисторов.
При реализации мажоритара на элементах 2И-НЕ получим 14 + 24 = 38 транзисторов, путь 2 + 2 + 1 + 8 = 13 транзисторов.
Для QSRAM с учётом учетверения транзисторов записи – считывания получим 24 транзистора, путь 4 + 4 + 2 = 10 транзисторов.
Сравним два варианта реализации триггеров по вероятности безотказной работы без учёта «боковых» транзисторов, вероятность безотказной работы которых предполагается одинаковой для двух вариантов. Зададим λ – интенсивность отказов (сбоев) транзисторов.
Тогда для троированной схемы с одним мажоритарным элементом (мажоритаром):
P = (3e–2 12λt –2e–3 12λt ) e–14λt , |
(7.10) |
TT |
|
– вероятность безотказной работы мажоритара.
Для QSRAM с учётом только отказов сбоев (отказов) одного транзистора (на самом деле парируется и некоторая часть отказов большего числа транзисторов) в каждой из двух подсхем
103
каждого из двух ФПТ-элементов, работающих в режиме инвертора, получаем:
P(t)QSRAM =
= [e−4 λт t + 4 e−3 λт t (1− e−λт t )]4 [e−4 λт t + 4 e−3 λт t (1− e−λт t )]2 . (7.11)
Сравнение вероятностей безотказной (бессбойной) работы троированной SRAM с мажоритарным элементом (Ptt) и QSRAM (Pqsram) показано на рис. 7.12.
Рис. 7.12. Сравнительный анализ вероятности безотказной работы троированного триггера с одним мажоритарным элементом (Ptt) и QSRAM (Pqsram)
Попробуем поставить три мажоритара для увеличения
Ptt – Ptt3:
P = (3 e-2 12 λ t -2 e-3 12 λ t ) (3 e-2 14 λ t -2 e-3 14 λ t ), |
(7.12) |
tt3 |
|
(получим следующее (рис. 7.13)).
Следовательно, Pqsram всё равно выше Ptt3, причём практически на всём временном интервале (рис. 7.14).
104
Рис. 7.13. Сравнение вероятностей безотказной работы троированного триггера с тремя мажоритарными элементами (Ptt3) и QSRAM (Pqsram)
Рис. 7.14. Сравнение вероятностей безотказной работы троированного триггера с тремя мажоритарными элементами (Ptt3) и QSRAM (Pqsram) до вероятности 0,05
Результаты оценки вариантов построения отказоустойчивых ячеек SRAM по аппаратным затратам в количестве транзисторов и задержке представлены на рис. 7.15, 7.16.
105
Рис. 7.15. Сравнение сложности в числе транзисторов троированных вариантов SRAM и QSRAM
Рис. 7.16. Сравнение быстродействия в количестве транзисторов в наиболее «длинном» пути сигнала
со входа на выход троированных вариантов SRAM и QSRAM
106
Таким образом, предложенная ячейка статической оперативной памяти QSRAM с учетверением транзисторов парирует не только ошибки (сбои по «старому») SEU (Single Event Upset), но и отказы SEE (Single Event Effect).
QSRAM выигрывает у троированных вариантов SRAM как по сложности, так и по вероятности безотказной работы, незначительно проигрывая по задержке у варианта SRAM со специализированной реализацией мажоритаров (причём это практически заказная, «дорогая» реализация).
107
8. ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ДЛЯ РЕАЛИЗАЦИИ СИСТЕМ ЛОГИЧЕСКИХ
ФУНКЦИЙ В ПЛИС – FPGA –
НА ОСНОВЕ ДЕШИФРАТОРА DC – LUT
Как известно, в КМДП-транзисторах, используемых в LUT, при одинаковых топологических характеристиках стоки и истоки транзисторов фактически эквивалентны.
Транзисторная схема, «обратная» структуре LUT (рис. 8.1), может быть получена путём «разворота» LUT на 180 градусов
(см. рис. 5.4) [17].
При этом в соответствии с правилами проектирования цепей из передающих транзисторов [3, 5] необходимо для каждого выходного инвертора на рис. 5.4 создать альтернативную цепочку, гарантированно переводящую его выход, например, в единицу. Для этого используется выражение, двойственное конъюнкции, описывающей соответствующую цепочку вобратномдереве(рис. 8.1).
Рис. 8.1. Транзисторная схема – дешифратор DC – LUT 2, структура, «обратная» структуре на рис. 5.4
108
Один нулевой разряд DC LUT2 с альтернативной цепочкой показан на рис. 8.2.
Рис. 8.2. Нулевой разряд DC LUT2 с альтернативной цепочкой
Получаем дешифратор с выходными функциями z (без учёта
альтернативных цепочек): |
|
|
zi = &xσj |
2jn |
,i = 0...2n − 1, j = 1...n. |
Далее m раз объединяя по ИЛИ соответствующие выходы
из 2n выходов, получим реализацию системы из m-, n-разрядных логических функций на основе совершенных дизъюнктивных нормальных форм (СДНФ). Для структуры, изображённой на рис. 8.1, могут программироваться связи выходов 0, 1, 2, 3 с соответствующими элементами ИЛИ с целью реализации систем логических функций.
Такое программирование может быть реализовано аналогично программированию межсоединений в матрицах межсоеди-
нений [5] (рис. 8.3).
Таким образом, блоки дизъюнкций конституент логической функции могут быть реализованы способом, изображённым на рис. 8.4.
В схеме рис. 8.4 сигналами с модифицированного дерева транзисторов DC активируется всегда только один затвор одного МОП-транзистора, Н – настройка дизъюнкций.
109
Рис. 8.3. Программируемые межсоединения с 16 направлений (SR0…15 – конфигурационная память SRAM)
Рис. 8.4. Схема блока дизъюнкций конституент логической функции
110