книги / Схемотехника
..pdf
Рис. 3.3. ИМС 4011
Рис. 3.4. Выбор справочника
I-input, O-output – входы-выходы логических элементов
2И-НЕ (рис. 3.5).
Рис. 3.5. ЛогическиеэлементывнутриИМС4011
61
Соединяем контакты для реализации заданной функции
(рис. 3.6).
Рис. 3.6. Реализация abac на логических элементах ИМС 4011
Все готово. Нам понадобились все четыре элемента. Входные сигналы могут поступать с соединителя (разъёма), туда же выводится выходной сигнал, туда же подаются уровни питания. Термин «электрический соединитель» определяется ГОСТ 21962-76 «Соединители электрические. Термины и определения». Связи элементов можно выполнить обычными проводами либо заказать соответствующую печатную плату. Предполагается, что блок питания (+3…20 V) у нас есть. Но можно использовать и батарейное питание.
Моделируем. Создаём входы и соединяем элементы. При соединениях используем дополнительные контакты – точки
(рис. 3.7, 3.8).
Аналогично проверяем функционирование на остальных наборах, убеждаемся, что схема работает правильно!
Тестируем схему, скопировав файл под другим именем с помощью логического конвертора (рис. 3.9).
62
Рис. 3.7. Моделирование реализации abac на логических элементах ИМС 4011, на наборе 000 функция равна 0
Рис. 3.8. Моделирование реализации abac на логических элементах ИМС 4011, на наборе 001 функция равна 0
63
Рис. 3.9. Тестирование схемы с помощью логического конвертора
Всёправильно! Формируетсятребуемаялогическаяфункция:
F = ac ab.
64
4.ЭЛЕМЕНТЫ ПАМЯТИ
4.1.ТРИГГЕР ТИПА SR С ИНВЕРСНЫМИ ВХОДАМИ
Основой статической памяти SRAM (рис. 4.1) является элементарный автомат памяти, хранящий всего один бит информации – триггер (flip-flop or latch). Условное графическое обозначение SR-триггера (S – set, R – reset) с инверсными входами показано на рис. 4.1.
Рис. 4.1. Условное графическое обозначение SR-триггера с инверсными входами
Таблица переходов соответствующего автомата Мура в виде карты Карно изображена на рис. 4.2.
Рис. 4.2. Таблица переходов соответствующего SR-триггеру с инверсными входами автомата Мура
65
Полученное после минимизации по карте Карно (рис. 4.2). характеристическое уравнение SR-триггера с инверсными входами имеет вид:
Q(t +1) = |
S |
Q(t)R, |
(4.1) |
где Q(t+1) – последующее состояние, Q(t) – текущее состояние. Значит, триггер устанавливается в состояние логической
единицы в случае S = 0, или когда он уже находится в состоянии логической единицы при R = 1. Представление (4.1) в базисе 2И-НЕ может быть представлено выражением:
Q(t +1) = |
S |
Q(t)R = |
SQ(t)R. |
|
(4.2) |
4.2. МОДЕЛИРОВАНИЕ ТРИГГЕРА ТИПА SR С ИНВЕРСНЫМИ ВХОДАМИ
Выполним моделирование триггера типа SR с инверсными входами в системе схемотехнического моделирования NI Multisim 10 фирмы National Instruments Electronics Workbench Group [4].
Реализация комбинационной схемы, реализующей логическую функцию (4.2), показана на рис. 4.3.
Рис. 4.3. Комбинационная схема реализации функции (4.2)
66
А откуда взять Q(t)? Да это не что иное, как «слегка задержанный» сигнал Q(t+1), поэтому получаем классическую электронную схему с замкнутой обратной связью, схему с памя-
тью (рис. 4.4).
Рис. 4.4. SR-триггер с инверсными входами в базисе 2И-НЕ
Для реализации схемы (см. рис. 4.4) необходимо восемь КМОП транзисторов – по четыре в каждом элементе 2И-НЕ. Для сокращения числа транзисторов в больших интегральных микросхемах памяти была разработана схема всего на двух инверторах
сиспользованием монтажного И.
4.3.ЭЛЕМЕНТ И-НЕНА ОСНОВЕ ИНВЕРТОРА
СМОНТАЖНЫМ ИПО ВХОДУ
Рассмотрим инвертор с монтажным (проводным) И (Wired AND) по входу (рис. 4.5).
Здесь уже не чисто КМОП-схема, дополнительно используются так называемые передающие транзисторы Т1, Т2 по сигналу WL = 1 (горит светодиод) передают значения В, N на вход инвертора, собранного на транзисторах Т3, Т4.
67
Рис. 4.5. Инвертор с монтажным И по входу
Из рис. 4.5 видно, что при В = N = 0 на выходе Q инвертора формируется логическая единица (горит светодиод). При равенстве 1 одного из сигналов В, N (рис. 4.6) на выходе Q инвертора всё равно формируется логическая единица.
Рис. 4.6. Инвертор при В = 1, N = 0: на выходе Q инвертора всё равно формируется логическая единица
И только в случае В = 1, N = 1 на выходе Q инвертора формируется ноль (рис. 4.7).
68
Рис. 4.7. Инвертор в случае В = 1, N = 1: на выходе Q инвертора формируется ноль
Таким образом, реализуется схема монтажного И, позволяющая использовать инвертор вместо элемента 2И-НЕ.
Но в 2И-НЕ – четыре транзистора, и здесь тоже четыре. За что боролись?! Да, это так, но передающие транзисторы Т1, Т2 будут использованы и для второго инвертора, в результате полу-
чим 2 + 2 + 2 = 6 вместо 4 + 4 = 8.
4.4. SR-ТРИГГЕР С ИНВЕРСНЫМИ ВХОДАМИ НА ОСНОВЕ
ДВУХ ИНВЕРТОРОВ С МОНТАЖНЫМ ИПО ВХОДАМ
Используя обозначения рис. 4.1, изменим характеристическое уравнение (4.3):
Q(t +1) = |
|
|
|
|
BN |
Q(t)B = BNQ(t)B. |
(4.3) |
||
Получаем схему SR-триггера на основе двух инверторов с монтажным И по входам (рис. 4.8).
69
Рис. 4.8. SR-триггер на основе двух инверторов с монтажным И по входам
Теперь выполним моделирование ячейки оперативной статической памяти SRAM, которая и представляет собой SR-триг- гер на основе двух инверторов с монтажным И по входам.
4.5. ШЕСТИТРАНЗИСТОРНАЯ ЯЧЕЙКА ОПЕРАТИВНОЙ ПАМЯТИ SRAM
Вот так в английских источниках изображается статическая оперативная память SRAM [5–7] (рис. 4.9).
Рис. 4.9. Ячейка статической оперативной памяти SRAM
70