книги / Схемотехника

Эта шеститранзисторная ячейка оперативной статической памяти SRAM представлена в виде модели на рис. 4.10.

Рис. 4.10. Шеститранзисторная ячейка оперативной статической памяти SRAM. Запись 1

На рис. 4.10 представлено моделирование записи 1: B = 1, BN = 0, BN – отрицание В.

Хранение 1 моделируется на рис. 4.11.

Рис. 4.11. Хранение 1

При этом на рис. 4.11 данные изменены: B = 0, BN = 1, но поскольку сигнал WL неактивен, то хранится предыдущее значение данных.

71

На рис. 4.12 представлено моделирование записи 0: B = 0, BN = 1.

Рис. 4.12. Запись 0

Хранение 0 изображено на рис. 4.13.

Рис. 4.13. Хранение 0

72

5. СХЕМОТЕХНИЧЕСКИЕ ОСОБЕННОСТИ ЛОГИЧЕСКОЙ ЯЧЕЙКИ LUT ПЛИС ТИПА FPGA

Логическая ячейка (cell) или элемент ЛЭ программируемых логических интегральных схем (ПЛИС) типа FPGA (field-program- mable gate array) [5–8] – это постоянное запоминающее устройство ПЗУ (называемые часто LUT – Look Up Table), реализованное как мультиплексор, входы данных которого настраиваются константами – конфигурационными данными. Связи элементов в ПЛИС определяются настройкой матриц глобальных и локальных связей.

Логический элемент – ячейка LUT (Look Up Table) ПЛИС FPGA реализует любую функцию одной переменной и строится на основе мультиплексора 2–1 с использованием уже знакомых нам передающих транзисторов (рис. 5.1).

Рис. 5.1. LUT1 – мультиплексор 2–1

с использованием передающих транзисторов

Настройка осуществляется подачей констант на входы инверторов 0,1.

5.1. МОДЕЛИРОВАНИЕ ЛЭLUT1

Выполним моделирование LUT для n = 1 в системе схемотехнического моделирования NI Multisim 10 фирмы National Instruments Electronics Workbench Group [4] (рис. 5.2, 5.3).

73

Для построения LUT2 – мультиплексора 4–1 необходимо три LUT1 (рис. 5.4).

Рис. 5.4. LUT2 – мультиплексор 4–1

Оборудование, осуществляющее конфигурирование связей переменных х1, х2 и запись настроечной информации в SRAM, не указано на рис. 5.4.

5.2. МОДЕЛИРОВАНИЕ ЛЭLUT2

Выполним моделирование ЛЭ LUT для n = 2 (см. рис. 5.4) в системе схемотехнического моделирования NI Multisim 10 фир-

мы National Instruments Electronics Workbench Group (рис. 5.5).

Рис. 5.5 Моделирование ЛЭ LUT для n = 2 (адрес в базе х2х1 равен 00, на выходном инверторе z = 1, 0 на вход инвертора поступает со входа d0)

75

Настройка моделируется ключами d3…d0 без инверторов по выходам оперативной памяти, изображённых на рис. 5.4, 5.5. Выполним моделирование элемента сложения по модулю два

(М2, XOR) (рис. 5.6–5.9).

Рис. 5.6. Реализация схемы сложения по модулю два (М2) на основе LUT с n = 2, набор 00

Рис. 5.7. Реализация схемы сложения по модулю два (М2) на основе LUT с n = 2, набор 01

76

5.3. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ LUT3, LUT4

ЛогическийэлементLUT3 – этомультиплексор8–1 (рис. 5.10).

Рис. 5.10. LUT3 – мультиплексор 8–1

Наиболее распространённый LUT на четыре переменные LUT4 – мультиплексор 16–1, изображённый на рис. 5.11.

Рис. 5.11. LUT4 – мультиплексор 16–1

78

4-LUT описывается выражением:

zOUT (x4 x3 x2 x1 ) = ax4 x3 x2 x1 bx4 x3 x2 x1 cx4 x3 x2 x1 d x4 x3 x2 x1ex4 x3 x2 x1 f x4 x3 x2 x1 g x4 x3 x2 x1 hx4 x3 x2 x1

В ПЛИС Stratix III имеются адаптивные (перестраиваемые под требуемую задачу) логические блоки (ALM), которые объединяются в логические блоки (Logic Array Block, LAB) [7], которые, как утверждается, реализуют функции даже 7 переменных.

Вызывают интерес особенности реализации таких LUT. Дело в том, что в силу ограничений Мида и Конвей на число последовательно соединённых транзисторов [3], дерево передающих транзисторов не может содержать более четырёх транзисторов в цепочке. Необходима декомпозиция многоразрядного LUT на LUT меньшей разрядности, т.е. построение дерева транзисторов из поддеревьев.

5.4. LUT ПЛИСFPGA ДЛЯ n > 4

LUT на пять переменные (5-LUT) из двух 4-LUT и 1-LUT изображён на рис. 5.12.

В данном случае инверторы по выходам 4-LUT в соответствии с ограничениями Мида и Конвей выполняют роль восстановителей сигнала, поэтому, так как их теперь нечётное число, настройка SRAM должна быть инверсной. 6-LUT из четырёх 4-LUT и одного 2-LUT изображён на рис. 5.13.

На рис. 5.13 входы последнего LUT, а это 2-LUT, имеют инверторы, поэтому, поскольку число инверторов на пути сигнала чётное, настройки всех 4-LUT записываются без инверсии.

79