книги / Надежность и диагностика компонентов инфокоммуникационных и информационно-управляющих систем

Соединим компоненты с BSR последовательно друг за другом через их входы и выходы сканирования, как показано на рис. 19.3. Последовательное соединение BSR образует путь граничного сканирования (BSP – Boundary-Scan Pass) печатной платы. Если все ИС печатной платы содержат BSR, то составной BSP служит для следующих проверок.

1. Проверки связей между ИС: тестовые данные последовательно вводятся в BSR ячеек, сопоставленных с выходными выводами компонентов, и загружаются параллельно через рабочие связи в BSR ячеек, сопоставленных с входными выводами компонентов.

Рис. 19.3. Плата из компонентов с граничным сканированием

2. Проверки ИС: BSR изолирует внутреннюю логику ИС от воздействий окружающих ИС на время выполнения внутреннего теста самотестирования.

Через BSR может быть осуществлен доступ к другим встроенным средствам для обеспечения лучшего тестирования, например к внутреннему сканированию, самотестированию на основе регистра BILBO (Build In Logic Block Observer).

141

Порт тестового доступа (TAP)

TAP (Test Access Port) является синхронным портом общего назначения, обеспечивающим доступ ко многим тестовым функциям, встроенным в компонент. TAP содержит три входные линии – TCK, TMS, TDI и одну выходную – TDO.

Через вход TCK подается синхросигнал на всю встроенную тестовую логику. Последовательность сигналов, поступающая

через вход TMS, переводит контроллер TAP в различные со-

стояния. TAP запоминает значение на этом входе по фронту сигнала TCK. Последовательность тестовых команд и данных поступает в тестовую логику через вход TDI по фронту TCK. TDO является последовательным выходом для тестовых команд и данных, поступающих из тестовой логики по срезу TCK.

На рис. 19.4–19.6 показаны варианты соединения ИС, выполненных по стандарту JTAG. Минимальная конфигурация (минимальное число тестовых выводов и максимальное время сканирования) на рис. 19.4 содержит два широковещательных сигнала (TCK и TMS) и дэйзи-цепочку из сигналов TDI – TDO. На рис. 19.5 представлено последовательно-параллельное соединение с двумя сигналами TMS, обеспечивающими работу только одной цепочки в каждый момент времени. Число выводов больше, но время загрузки сканирования меньше. На рис. 19.6 компоненты разделены на четыре цепочки с общими сигналами TCK и TMS. В этом варианте максимальное число выводов и минимальное время сканирования.

Рис. 19.4. Последовательное соединение с одним TMS

142

версию компонента в соответствии с форматом 106-А JEDEC (the Joint Electron Device Engineering Council). На рис. 19.8 пока-

зана структура DIR.

Рис. 19.7. Структурная схема тестовой логики компонента

Рис. 19.8. Структура DIR

Специальные регистры тестовой логики не являются обязательными.

Контроллер порта тестового доступа

Контроллер TAP задается как синхронный конечный автомат с входом TMS и синхронизацией от сигнала TCK. На рис. 19.9 приведен граф переходов этого автомата. Ребра отмечены значениями сигнала TMS.

144

Состояние 15 (Test-Logic-Reset) – сброс тестовой логики. В этом состоянии запрещена работа тестовой логики, и компонент функционирует в рабочем режиме. Это достигается загрузкой в IR кода команды IDCOD или BYPASS. Удержание входа TMS в 1 в течение пяти тактов минимум переводит автомат в состояние сброса независимо от начального состояния. Вход TMS подтянут к 1, поэтому его обрыв всегда приводит автомат в состояние сброса при наличии импульсов ТСK.

Состояние 12 (Run-Test/Idle) – запуск тестового или холостого режима. В этом состоянии стартует и выполняется тест самотестирования, если в IR загружена команда RUNBIST.

Состояние 7/4 (Select-DR/IR-Scan) – выбор регистра данных/команд для сканирования. В этом временном состоянии все регистры данных, сопоставленные с загруженной в IR командой, просто сохраняют свои значения.

Состояние 6/14 (Capture-DR/IR) – захват для регистра данных/команд. В этом состоянии происходит параллельная загрузка в один из регистров данных, выбранных текущей командой. В состоянии 14 в регистр команд всегда записывается 01 в два младшие разряда (1 – в самый младший разряд). Это дает возможность при сканировании регистра команд локализовать место обрыва JTAG-цепочки.

Состояние 2/10 (Shift-DR/IR) – сдвиг для регистра данных/команд. В этом состоянии происходит сдвиг содержимого выбранного регистра данных/команд, а TDO выходит из третьего состояния. Данные с входа TDI записываются в самый старший разряд регистра данных/команд, самый младший разряд подключается к выходу TDO, сдвиг происходит в сторону младших разрядов.

Состояние 1/9 (Exit1-DR/IR) – выход 1, состояние 0/8 (Exit2DR/IR) – выход 2 и состояние 3/11 (Pause-DR/IR) – пауза – необходимы для обеспечения максимально возможной скорости обмена данными между TAP и внешним тестером, выполняющим преобразование тестовых данных из параллельного в последовательный формат и наоборот.

146

Состояние 5/13 (Update-DR/IR) – обновление регистра данных/команд. В этом состоянии происходит перепись содержимого сдвиговой части регистра данных/команд в его параллельную часть.

Команды порта тестового доступа

Команды последовательно вводятся в регистр команд в состоянии сдвига регистра команд и начинают исполняться в состоянии обновления регистра команд.

1. Команда BYPASS (обход) всегда имеет код 1…1 (все единицы) и задействует только регистр обхода, что обеспечивает быструю передачу тестовых данных другим компонентам цепочки.

Рис. 19.10. Путь данных для фазы SAMPLE

147

2. Обязательная команда SAMPLE/PRELOAD (проверить/ предустановить) позволяет взаимодействовать с BSR без нарушения рабочего функционирования компонента. В соответствии

сназванием команда содержит две фазы. В фазе SAMPLE данные

свнешних входов и выходов логики компонента запоминаются в сдвиговой части BSR (рис. 19.10). В фазе PRELOAD данные загружаются в параллельную часть BSR (рис. 19.11), что может оказаться полезным для выполнения следующих команд. Данные в фазе SAMPLE запоминаются в состоянии захвата, а в состоянии сдвига выдаются на линию TDO, замещаясь данными с линии TDI. В фазе PRELOAD замещающие данные запоминаются в параллельной части BSR в состоянии обновления. Итак, контроллер TAP выполняет следующую последовательность переходов: Cap- ture-DR – Exit1-DR – Update-DR.

Рис. 19.11. Путь данных для фазы PRELOAD

148

3. Обязательная команда EXTEST (внешнее тестирование) с кодом 0…0 (все нули) позволяет проверять межсоединения компонентов. Обычно данные загружаются в параллельную часть BSR командой SAMPLE/ PRELOAD перед выполнением первой команды EXTEST. В состоянии захвата данные с внешних входов запоминаются в сдвиговой части BSR. В состоянии обновления новые данные переписываются из сдвиговой части BSR в параллельную и выдаются на внешние выводы компонента (рис. 19.12). Выходы компонента используются для подачи тестовых воздействий на линии связи с соседними компонентами, а входы – для приема реакций с линий связи с соседними компонентами. Когда в состоянии обновления регистра команд команда EXTEST сменяет команду SAMPLE/PRELOAD, уже загруженные значения подаются на внешние межсоединения. При загрузке сдвигом команд EXTEST с 2 по N выводятся результаты команд с 1 по N–1. Для получения результатов команды N обычно ее повторяют еще раз.

Рис. 19.12. Путь данных для команды EXTEST

149

4. Необязательная команда INTEST предназначена для функционального изолированного тестирования компонента в составе печатной платы. Тестовые воздействия на внутреннюю логику компонента вводятся в BSR в состоянии сдвига регистра данных и подаются на внутреннюю логику компонента в состоянии обновления регистра данных. Реакция на это воздействие запоминается в BSR в состоянии захвата регистра данных при вводе следующей команды.

На рис. 19.13 показан путь прохождения данных при выполнении команды INTEST. При реализации этой команды необходимо решить задачу управления входом синхронизации компонента. Это может быть сделано разными способами:

1. В состоянии «запуск тестового или холостого режима» разрешается прохождение одного тактового импульса на внутреннюю логику компонента.

Рис. 19.13. Путь данных для команды INTEST

2.В состоянии «запуск тестового или холостого режима» вместо внешнего тактового импульса подается сигнал TCK.

3.Вход синхронизации как обычный вход взаимодействует

свнутренней логикой через BSR.

150