книги / Автоматизация конструкторского проектирования в радиоэлектронике и вычислительной технике. Автоматизация конструкторского проектирования вычислительной техники

[неупомянутых точек схемы, Крэме вычисления показателя те­ стируемости отдельных узлов, представляет интерес тестируе­ мость каждого первичного выхода схемы, которая определяет­ ся как суммарная тестируемость одномерных путей, покрываю­ щих рассматриваемую подсхему.

Таким образом, мы привели вычисление следующих показа­ телей контролепригодности: показателя управляемости ( U ) t максимального числа последовательно соединенных элементов памяти ( # * ) , общего числа элементов памяти в подсхеме (5*), показателя наблюдаемости (/У) и показателя тестируемости

(Г). В качестве единицы измерения показателей и, Н и Т использовалась одна операция обращения к таблицам истинно­ сти логических элементов, а единицей измерения показателей 6*ъ Gт являлся ог ин элемент памяти, В заключение коротко обсудим, какие показатели контролепригодности должна вычис­ лять система ана. нза контролепригодности логических схем, а также аспекты применения -получерных показателей в процессе генерации тестов,

1.Для каждого узла схемы должны быть определены по­ казатели управляемости, максимального числа последователь­ но соединенных элементов памяти от ^того узла до одного из входов схемы и общего числа элементов памяти в подсхеме рассматриваемого узла. Из этих трех показателей, по нашему мнению, наиболее важным показателем является показатель G*

Опираясь на приведенные показатели, можно управлять про­ цессом вычисления заданных в определенных узлах схемы ло­ гических значений, направляя процесс вычисления по ветвям наименьшей сложности. Причем показатели U j(*s и 6° целе­ сообразно использовать при любом методе построения тестов.

2.Для каждого первичного входа схемы, каждой точки обfbiBa контуров обратных связей и каждой точки разветвления должен быть определен показатель тестируемости. Опирпсь на данный показатель, можно управлять процессом активизации пути, а также судить о сложности построения теста для про­ верки того или иного узла. Особенно ценен показатель Т для методов, которые опираются на активизацию путей от в: оцэв схемы по направлению к выходам.

3. Для каждого выхода схемы должна быть определена суммарная тес-ируемэсть, это позволит управлять очередно­ стью построения тестов для отдельных подсхем, а также су-

1 4 1

цить D целесообразности автоматической генерации тестов для той или иной подсхемы. Показатель суммарной тестируемости следует применять в тех случаях, когда при генерации тестов используются методы, опирающиеся на активизацию путей от выходов схемы по направлению к входам.

Вычисленные значения управляемости, наблюдаемости или. тестируемости довольно объективно отражают трудоемкость установки заданного логического значения на том или ином узле схемы или трудоемкость активизации ‘Того или иного пу­ ти, однако полученные значения не позволяют судить о слож­ ности схемы. Одинаковые численные значения, допустим, уп­ равляемости могут быть получены как для узла, который яв­ ляется выходом большой комбинационной подсхемы, так и для узла, являющегося выходом сложной, содержащей мало логи­ ческих элементов последовательностной подсхемы. К тому же большие абсолютные значения этих показателей трудно обозри­ мы для человека. Поэтому ниже приведем два варианта норма­ лизации показателей управляемости, наблюдаемости и тестиру­ емости. Так как формулы нормализации для всех трех показа­ телей одинаковы, покажем только нормализацию значений уп­ равляемости. Первое нормализированное значение управляемости получаем следующим образом:

ки памяти принимаются за первичные входы схемы. Получаем значение U™**. На втором этапе управляемость вычисляется кпк вь:ше описано. Получаем значение tty А второе нормали­ зированное значение управляемости вычисляем следующим об­ разом:

1 4 2

Показатели контролепригодности можно улучшить, меняя структуру схемы или метод синтеза схем, а также вводом ап­ паратных средств, упрощающих проверку схемы.

Ли т е р а т у р а

1.КИРКЛЭНД Т., ФЛОРЕС В. Программные средства ана­ лиза тестируемое! и автоматическая генерация тестов для

>'аЮ"'6 8 1 .3 2 5 .6

ПОДСИСТЕМА АНАЛИЗА ПОЛНОТЫ ПРОВЕРЯЮЩИХ ТЕСТОВ В САПР 'КАУИАС-З*

А.Э. Т э р г а м а ц з е , В,П. Юсас

Подсистема анализа предназначена для установления пол­ ноты проверки логической схемы на заданных входных воздей­ ствиях (проверяющем тесте). Проверяющий тест может быть построен вручную либо сгенерирован программой автоматизи­ рованного построения тестов, включенной в систему 'Каунас—3 V [l] . Ограничения иа объем схемы, число и сложность исполь­ зуемых логических элементов (ЛЭ) не накладываются, однако данные параметры влияют на необходимый для работы подси­ стемы объем оперативной памяти и время ее работы.

1 4 3

Входными данными подсистеме служит описание логиче­ ской схемы,* закодированное на входном языке, и проверяющий тест. Нели тест построен вручную, то он кодируется на вход­ ном языке и вводится в систему. Если тест строился автома­ тически, то кодировка не требуется. В любом случае проверя­ ющий тест должен быть промоделирован программой моделиро­ вания, содержащейся в системе "Каунас-3" £2].

Выходным результатом подсистемы является сообщение о полноте проверки схемы (относительно одиночных константных неисправностей) и списки непроверенных и непроверяемых не­ исправностей.

Алгоритм анализа полноты тестов базируется на програм­ ме моделирования [2 ]. Составляется список анализируемых неисправностей и они поочередно вводятся в схему. Схема с неисправностью моделируется на тестовой последовательности, анализируются выходные ее реакции. Если хотя бы на одном выходе схемы сигнал не совпадает с реакцией исправной схе­ мы, введенная неисправность отмечается как проверяемая и моделирование прекращается. Если несовпадение не получено на протяжении всей тестовой последовательности, введенная неисправность отмечается как непроверенная.

Лля ввода неисправности используются два фиктивных со­ единения с постоянными сигналами 1 и О. В точке неисправ­ ности подключенное соединение меняется на одно из фиктив­ ных соединений. При вводе неисправности на выходе ЛЭ либо на двунаправленной шине запись смоделированного сигнала в фиктивное соединение блокируется.

Проектируемые в настоящее время схемы отличаются боль­ шой сложностью, как структурной (большим объемом), так и функциональной. Для их проверки требуются длинны^ входные воздействия, Хранение описания схемы и всей тестовой после­ довательности требует много оперативной памяти. В подсисте­ ме анализа полноты предусмотрена возможность разбиения те­ стовой последовательности на фрагменты. Максимальную дли­ ну одного фрагмента тестовой последовательности можно под­ считать по формуле:

Г - S5000

где Q - число соединений в схеме, в том числе и фиктивных

1 4 4

(добавляемых для незадействованных контактов ЛЭ, а также для фиктивных выводов, использованных при составлении моде­ лей ЛЭ), Максимальная длина одного фрагмента обычно сооб­ щается системой "Каунас-3". Длина тестовой последовательно­ сти ограничена десятью такими фрагментами. Проводится по­ очередная загрузка фрагментов в оперативную память и их ана­ лиз.

Процесс анализа полноты тестов проводится в следующем порядке. . Из списка анализируемых неисправностей выбирается очередная порция нерассмотренных неисправностей, в память загружается первый фрагмент тестовой последовательности. Неисправности из выбранной порции анализируются на первом фрагменте тестовой последовательности. Проверяемые неисправ­ ности отмечаются. Если некоторые неисправности„не проверя­ ются на первом фрагменте тестовой последовательности, то запоминаются состояния схемы с данными неисправностями на последнем наборе фрагмента.

По окончании анализа первого фрагмента тестовой после­ довательности, если в выбранной порции проверяются еще не все неисправности, загружается второй фрагмент тестовой по­ следовательности и т.д. На последующих фрагментах тестовой последовательности анализируются только непроверенные на предыдущих фрагментах неисправности. Каждый раз в качест­ ве начальной восстанавливается запомненное состояние схемы с данной неисправностью на предыдущем фрагменте тестовой последовательности. Непроверенные неисправности отмечаются только после рассмотрения всей тестовой последовательности. Если список неисправностей неисчерпан, выбирается следующая порция и анализ повторяется дэ тех пор, пока не будут рас­ смотрены все неисправности списка.

Преимуществом такого подхода является адекватность ре­ зультатов анализа. Так как используется мощный алгоритм мо­ делирования, то полученные реакции схемы соответствуют ис­ тинному ее поведению. Аналогичных результатов по адекватно­ сти нельзя получить ни при помощи параллельного, ни прй по­ мощи дедуктивного алгоритмов. Недостатком описанного подхо­ да является очень большое время анализа, В "первозданном виде" такой алгоритм для современных схем с БИС'ами и длин­ ными тестовыми последовательностями неприемлем.

Существенное влияние на время работы подсистемы ur.feeT

1 4 5

число анализируемых неисправностей. Поэтому проводится ми­ нимизация списка неисправностей как перец, так и во время работы подсистемы анализа. Рассмотрим вначале возможность начальной минимизации списка неисправностей.

Если тесты составляются автоматизированным способом, то программа построения тестов имеет информацию о провер­ ке некоторых неисправностей. Данная информация может ис­ пользоваться программой анализа тестов - проверенные неис­ правности из списка исключаются. Однако, с целью проверки правильности работы программы построения тестов, данную ин­ формацию можно игнорировать.

Во многих случаях о проверке выхода ЛЭ можно судить, имея информацию'о проверке входов настоящего ЛЭ и входов других ЛЭ, к которым подключен рассматриваемый выход. По­ этому в подсистеме анализа полноты тестов неисправности вво­ дятся лишь на входы ЛЭ, двунаправленные выводы и объеди­ ненные одним соединением выходы.

Некоторую информацию можно получить, анализируя резуль­ таты моделирования и схему. Например, если в соединении на протяжении всей тестовой последовательности отсутствует сиг­ нал О, то неисправности = 1 не проверяются на всех точках подключения данного соединения. Аналогично, если отсутству­ ет сигнал 1, то не проверяются неисправности г О. Не могут проверяться неисправности = 1 в соединениях питания, = О в соединениях земли и некоторые неисправности объединенных входов инвариантных групп ЛЭ.

В тестовой последовательности могут образоваться актив­ ные пути в виде перепадов сигналов 1 -*■ О или О-*" 1 на со­ седних наборах. Известно, что в одномерных участках таких путей проверяются как неисправности s i, так и неисправно­ сти =. О. Проводится поиск одномерных участков активных пу­ тей, их неисправности отмечаются как проверяемые.

Инвариантные группы входов ЛЭ имеют блокирующие неис­ правности. Для группы И блокирующей является неисправность = 0, а для группы ИЛИ - неисправность г 1. Если установлен признак проверяемости для блокирующей неисправности одного входа ЛЭ, то данный признак переносится на.все блокирующие неисправности данной инвариантной группы.

Рассмотрим возможность уменьшения трудоемкости точно­ го анализа, основанного на программе моделирования.

1 4 6

Неисправность не может проявиться на выходе ЛЭ, если сигнал входа с неисправностью повторяет неисправность. По­ этому можно пропустить, не моделируя все началыше тесто­ вые наборы, на которых сигнал соединения исправной схемы не противоречит сигналу неисправности. Если вследствие мо­ делирования схемы с неисправностью ее состояние на некото­ ром наборе повторит состояние исправной схемы, можно все последующие наборы также пропустить без моделирования до нового несовпадения сигнала неисправности и соединения. Не­ целесообразно моделировать ЛЭ, входы и внутренние состоя­ ния которых совпадают в исправной и неисправной схемах. Ре­ акции этих ЛЭ можно взять из матрицы состояний неправнЗй

схемы, ‘Последние два упомянутых обстоятельства резко сокра­ щают число моделируемых ЛЭ й повышают скорость моделиро вания.

Если во время моделирования установлено, что некоторая неисправность проверяется, T D , анализируя состояния исправ­ ной схемы и схемы с неисправностью, можно определить путь в схеме, по которому проверяется неисправность. В одномер­ ных участках этого пути неисправности, совпадающие с сигна­ лом неисправной схемы, можно отметить как проверяемые без отдельного их анализа. Поэтому в подсистеме анализа полно­ тытестов в первую очередь анализируются неисправности ЛЭ наименьшегог;ранга* Тем самым увеличивается вероятность то­ го, что больше неисправностей будут .отмечено без их анализа

путем моделирования. Запись признаков проверяемости неисправ­ ностей постоянно сопровождается расширением признаков бло­ кирующих неисправностей в инвариантных группах входов.

Общепринятым признаком проверяемости неисправности яв­ ляется изменение сигнала на выходе относительно исправной*

(высокий импеданс, обозначим через Т ). Большинством аппа­ ратур контроля, если не предвидены специальные средства фик­ сации сигнала Т, он воспринимается как 1 [3 ], В подсистеме анализа полноты тестов существует возможность, путем изме­ нения режимов работы, менять.признаки обнаружения неисправ­ ностей. Возможны следующие режимы:

1.Неисправность проверяется только в случае изменения

сигналов О — 1 л,ибо l -^ О (стандартный режим).

падении сигналов исправной схемы и схемы с неисправностью. Если хотя бы один из сигналов является Jfj то несовпадение сигналов не фиксируется.

Для некоторых неисправностей нельзя установить их про­ верку. Например, при вводе неисправностей в цепи сброса на выходах схемы можем получить одни неопределенные значения Аналогично не можем установит^ проверку управляющих вхо­

дов, устанавливающих выходы ЛЭ в состояние Т, в стандарт­ ном режиме работы. Дчя таких неисправностей можем лишь го­ ворить о вероятности из проверки. В подсистеме анализа пол­ ноты тестов для непроверенных неисправностей вычисляется вероятность их проверки.

Анализируются реакции исправной схемы и схемы с неис­ правностью и фиксируются события. В качестве события рас­ сматривается случай, когда выход исправной схемы принимает значение сигнала О либо I, а в неисправной схеме - X. Про­ должение данной ситуации на нискольких наборах пэдряц в ка­ честве отдельных событий не фиксируется. Для определения ве­ роятности проверки неисправности используется формула неза­ висимых событий.

Несмотря на все усовершенствования, время работы под­ системы анализа полноты тестов остается достаточно большим и для сложных схем измеряется часами. Например, для схем, содержащих около 200 СИС и БИС, анализ полноты теста, состоящего примерно из 5 0 0 наборов, может достигнуть или даже превысить 10 часов счета на ЕС -1033. Выделить столь­ ко времени на ЭВМ для непрерывной работы часто бывает труд­ но. Поэтому анализ нужно проводить по частям. Подсистеме указывается лимит времени. По окончании лимита результаты записываются на магнитный диск в базу данных. При повтор­ ном запуске подсистемы анализ продолжается дальше.

В ближайшее время намечается посредством новых усовер­ шенствований увеличить скорость анализа тестов. Также наме­ чается ввод в подсистему программы дедуктивного моделирова­ ния, работающей по принципу конкурсного моделирования.

Ли т е р а т у р а

1.;БАРЕЙША Э.В., ВАЙЧЮЛИС С.И., МОТЕЮНАС К./|. и

1 4 8

ар. Характеристика методов, использ^ эмых в системе автома­ тизированного технического проектирования 'Каунас-2 \ - Тезисы докладов межреспубликанской школы-семинара 1 9 8 3 г . 'Автоматизированный контроль параметров изделий электрон­ ной техники' (IX школа по технической диагностике), Каунас, 1984, стр. 3 4 -3 6 .

2. ТАРГАМАДЗЕ А .З., БАРЕГТША Э.В, Пятизначное мо­ делирование, учитывающее порядок изменения сигналов на вхо­ дах логических элементов. - В межвузовском сб.: Автомати­ зация конструкторского проектирования в радиоэлектронике и

УДК 6 8 1 ,3 2 5

О ВЫБОРЕ ПРОВЕРЯЮЩЕГО ВЕКТОРА В ВЕРОЯТНОСТНЫХ СИСТЕМАХ ДИАГНОСТИРОВАНИЯ ДИСКРЕТНЫХ УСТРОЙСТВ

А.А. Я р а м а й т и с

Для определенности введем ряд понятий и обозначений,,ко­ торые будут использоваться в настоящей работе.

Предположим, что в процессе проверки дискретного уст­

1 4 9

и назовем проверяющим вектором. Примем, что для заданного

ется вероятностью того, что любой случайный набор из после­ довательности СТВ, заданных вектором р х , является набором, на котором обнаруживается неисправность Jy. Методы вычис­ ления вероятностей /^/^использующие идею активизации пути, различающей функции и булевой разницы, рассмотрены в рабо­ тах [3 , 4].

Итак, главными параметрами, задающими СТВ, являются п? и Рл Рассмотрим их влияние на эффективность проверки схемы, а также пути ее повышения.

Интуитивное представление о том, что большее количест­ во СТВ обеспечивает проверку большего числа неисправностей и большую их различимость, в общем случае верно. Однако увеличение № эффективно до определенного предела, выше ко­ торого проверка неисправностей становится неприемлемо доро­ гостоящей в отношении расхода машинного времени.

Влияние другого параметра очевидно. Та же неис­ правность может быть обнаружена с большей или меньшей ве­ роятностью в взависим ости .от выбранных значений . Теоре­ тически доказано [5],- что вектор p*j компонентами* которого являются величины, обратные различным числам Ферма, обес­ печивает различимость всех логически различных неисправно­ стей любой комбинационной схемы. Однако реализовать на прак­

тике вектор вица рх** { ? j f ' r i '2s* ' I очень сложно. Для последовательных схем такого вектора1не существует.

выбора вектора у!* ^ обеспечивающего достаточно большие ве-

1 5 0