Среднее Заочное отделение / 4 семестр / Цифровые и микропроцессорные устройства / Электронный конспект лекций (ЦиМПУ)
.pdf–универсальные логические модули на основе мультиплексоров (рассмотрены ниже после ознакомления с мультиплексорами);
–логические блоки табличного типа на основе постоянных запоминающих устройств (ПЗУ). В этом случае СДНФ является окончательным выражением логической функции. Табличный блок представляет собой ПЗУ, которое имеет столько ячеек, сколько необходимо для хранения всех значений функции, т. е. 2n, где n – число аргументов функции. Набор аргументов является адресом той ячейки ПЗУ, в которой хранится значение функции на этом наборе. СДНФ как раз и содержит все адреса, по которым нужно хранить единичные значения функции. Если логическая функция выражена в какой-либо сокращенной форме, то ее следует перевести в СДНФ. Если требуется воспроизвести n функций, то в каждой ячейке следует хранить n бит (по одному биту для каждой функции).
2.1.3 Дешифраторы
Дешифратором называется КЦУ, которое служит для преобразования n- разрядных слов из двоичного позиционного кода в двоичный унитарный код. Унитарным называется двоичный код, в котором каждое слово содержит единицу только в одном из своих разрядов, а в остальных разрядах имеет нули. Таким образом, в зависимости от входного двоичного кода на выходе дешифратора возбуждается одна и только одна из выходных цепей. В дешифраторах с прямыми выходами на возбуждѐнном выходе будет лог. 1, а на остальных – лог. 0. В дешифраторах с инверсными выходами – наоборот.
Из сказанного следует, что двоичный дешифратор, имеющий n входов, должен иметь 2n выходов. Такой дешифратор называется полным. Если часть входных наборов не используется, то дешифратор называется неполным, и у него число выходов меньше 2n. Например, неполный дешифратор, имеющий четыре входа и десять выходов, называется десятичным. Такой дешифратор является частным случаем полного двоичного дешифратора на четыре входа и шестнадцать выходов и выполняет дешифрацию двоично-кодированных десятичных цифр.
Принцип построения двоичных дешифраторов рассмотрим на примере синтеза полного дешифратора на два входа (n = 2). Условное графическое обозначение (УГО) такого дешифратора со входом разрешения представлено на рисунке 2.2.
91
x2 |
|
|
DC |
|
y0 |
|
|
1 |
0 |
|
|||
x1 |
|
|
2 |
1 |
|
y1 |
|
|
|
||||
|
|
2 |
|
y2 |
||
|
|
|
||||
|
|
|
|
|
||
|
|
|
|
|
||
|
|
|
EN |
3 |
|
y3 |
|
|
|
|
|||
Рисунок 2.2 – Условное графическое обозначение двоичного дешифратора со входом разрешения
УГО дешифратора представляет собой прямоугольник с буквами DC во внутреннем поле (от англ. Decoder). Входы дешифратора принято обозначать их двоичными весовыми коэффициентами 1, 2, 4, 8 и т. д. Кроме информационных входов, дешифратор обычно имеет один или более входов разрешения работы, обозначаемых как EN (от англ. Enable). При наличии разрешения по этому входу (EN=0) дешифратор выполняет свою функцию, при его отсутствии (EN=1) – все выходы дешифратора пассивны (таблица 2.1). Если входов разрешения несколько, то общий сигнал разрешения работы образуется как конъюнкция сигналов отдельных входов.
Принцип работы данного дешифратора поясняется следующей таблицей истинности (таблица 2.1).
Таблица 2.1 – Таблица истинности двоичного дешифратора
Логические аргументы |
|
|
Логические функции |
|
|||
|
|
|
|
|
|
|
|
EN |
x1 |
|
x2 |
y0 |
y1 |
y2 |
y3 |
|
|
|
|
|
|
|
|
1 |
x |
|
x |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
0 |
0 |
|
0 |
1 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
0 |
0 |
|
1 |
0 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
0 |
1 |
|
0 |
0 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
0 |
1 |
|
1 |
0 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
Примечание – Знаком «x» обозначен произвольный сигнал (0 или 1). |
|
|||||
|
|
|
|
|
|
|
|
По данным таблицы 2.1 запишем систему логических функций (конъюнкций) в СДНФ, описывающих работу дешифратора:
92
̅ ̅ ̅̅̅̅
̅̅̅̅̅̅
̅̅̅̅̅̅
̅̅̅̅}
Схемотехническая реализация дешифратора представляет собой совокупность конъюнкторов (или логических элементов И-НЕ в дешифраторах с инверсными выходами), не связанных между собой. Каждый конъюнктор (или элемент И-НЕ) вырабатывает одну из выходных функций (рисунок 2.3).
|
|
|
x2 |
x2 |
x1 |
x1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
0 |
1 |
0 |
1 |
0 |
& |
|
|
|
|
|
|
|
|
|
0 |
0 |
y0 |
|
|
1 |
|
1 |
|
|
|
|
|||
|
|
|
|
|
1 |
|
|
|
||
x2 |
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
1 |
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
0 |
& |
0 |
|
|
|
|
|
|
|
|
|
y1 |
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
x1 |
1 |
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
0 |
1 |
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
& |
0 |
y2 |
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
1 |
& |
1 |
|
EN |
1 |
|
|
|
|
|
|
y3 |
||
1 |
|
|
|
|
1 |
|
|
|||
|
|
|
|
|
|
|
|
|
||
0 |
|
|
|
|
|
|
|
|
|
|
Рисунок 2.3 – Логическая схема двоичного дешифратора со входом разрешения
На рисунке 2.3 дешифратор снабжен инверторами для выработки парафазных входных сигналов из однофазных (прямых), причем прямая входная переменная непосредственно в схеме не используется, а вырабатывается повторно
93
как двойная инверсия от входной. Это сделано для того, чтобы максимально разгрузить источник входного сигнала и повысить быстродействие устройства.
В схеме дешифратора на рисунке 2.3 проведена проверка правильности функционирования для входного слова 11 при наличии разрешения работы (EN=0). Так как возбужден выход y3, то схема работает в соответствии с таблицей истинности (таблица 2.1).
Быстродействие такого дешифратора оценивается величиной TDC (1) = = 3tЗД. ЛЭ, а затраты оборудования ЕDC (1) = 17 условных транзисторов.
Схема дешифратора на рисунке 2.3 называется одноступенчатой (без учета инверторов) или прямоугольной. Возможность строить многоступенчатые дешифраторы появляется при числе входных переменных n ≥ 3. Осуществление принципа многоступенчатости приводит к уменьшению быстродействия. Вместе с тем значительно уменьшаются затраты оборудования и снижаются требования к конъюнкторам по числу входов. Идея многоступенчатого построения дешифратора исходит из того, что в алгебре логики действует сочетательный (ассоциативный) закон и любую элементарную конъюнкцию ранга r ≥ 3 можно представить в виде двух (или нескольких) конъюнкций меньшего ранга, например:
y = x1 · x2 · x3 · x4 = ( x1 · x2 ) · ( x3 · x4 ) |
(2.2) |
Рассмотрим методику построения двухступенчатого дешифратора при n =4. В качестве исходного примем классическое описание одноступенчатого дешифратора системой логических функций, заданных в СДНФ:
y0 = X1 ∙ X2 ∙ X3 ∙ X4; y1 = X1 ∙ X2 ∙ X3 ∙ X4; y2 = X1 ∙ X2 ∙ X3 ∙ X4; y3 = X1 ∙ X2 ∙ X3 ∙ X4; y4 = X1 ∙ X2 ∙ X3 ∙ X4; y5 = X1 ∙ X2 ∙ X3 ∙ X4; y6 = X1 ∙ X2 ∙ X3 ∙ X4; y7 = X1 ∙ X2 ∙ X3 ∙ X4;
y8 = X1 ∙ X2 ∙ X3 ∙ X4; y9 = X1 ∙ X2 ∙ X3 ∙ X4; y10 = X1 ∙ X2 ∙ X3 ∙ X4;
y11 = X1 ∙ X2 ∙ X3 ∙ X4;
(2.3)
y12 = X1 ∙ X2 ∙ X3 ∙ X4;
y13 = X1 ∙ X2 ∙ X3 ∙ X4;
y14 = X1 ∙ X2 ∙ X3 ∙ X4;
y15 = X1 ∙ X2 ∙ X3 ∙ X4.
94
u0 = X1 ∙ X2; |
v0 = X3 ∙ X4; |
u1 = X1 ∙ X2; |
v1 = X3 ∙ X4; |
|
(2.4) |
u2 = X1 ∙ X2; |
v2 = X3 ∙ X4; |
u3 = X1 ∙ X2; |
v3 = X3 ∙ X4. |
Подставим функции (2.4) в равенства (2.3). Получим: |
|
y0 = u0 ∙ v0; y4 = u1 ∙ v0; y8 = u2 ∙ v0; y12 = u3 ∙ v0; |
|
y1 = u0 ∙ v1; y5 = u1 ∙ v1; y9 = u2 ∙ v1; y13 = u3 ∙ v1; |
|
Введем новые обозначения:
|
|
|
(2.5) |
y2 = u0 ∙ v2; |
y6 = u1 ∙ v2; |
y10 = u2 ∙ v2; |
y14 = u3 ∙ v2; |
y3 = u0 ∙ v3; |
y7 = u1 ∙ v3; |
y11 = u2 ∙ v3; |
y15 = u3 ∙ v3. |
Из логических функций (2.4) и (2.5) следует, что логическая схема двухступенчатого дешифратора при n = 4 состоит из двух двухвходовых одноступенчатых дешифраторов и линейки из 2n = 16 двухвходовых конъюнкторов (рисунок 2.4). При наличии входа разрешения работы ̅̅̅̅ выходные конъюнкторы должны быть трехвходовыми (цепи для организации входа разрешения работы ̅̅̅̅
показаны на рисунке 2.4 штриховой линией).
Быстродействие такого дешифратора оценивается величиной TDC (2) = = 4 tзд. ЛЭ, а затраты оборудования ЕDC (2) = 81 условных транзисторов.
Конкретные расчеты показывают, что при n = 4 затраты оборудования на одноступенчатый вариант дешифратора со входом разрешения составляют ЕDC(3) = 89 условных транзисторов. При больших величинах n экономия оборудования получается весьма существенной. При необходимости дешифраторы можно строить и с большим числом ступеней.
В сериях интегральных микросхем стандартной логики представлены дешифраторы с числом входов n = 2, 3 и 4. Например, микросхема 1554ИД14 содержит два дешифратора «2-4» с разрешающими входами и инверсией на выходе.
Из малоразрядных дешифраторов можно построить схему, эквивалентную дешифратору большей разрядности. Для этого входное слово делится на поля. Разрядность поля младших разрядов соответствует числу входов имеющихся дешифраторов. Оставшееся поле старших разрядов служит для получения сигналов разрешения работы одного из дешифраторов, декодирующих поле младших разрядов.
95
|
|
|
|
|
|
v0 v1 v2 v3 |
u0 u1 u2 u3 |
|||||
|
MP |
|
v0=x3·x4 |
|
|
|
|
|||||
|
|
|
|
|
|
|||||||
x4 |
|
|
|
1 DC |
0 |
|
|
|
|
|||
|
|
|
v1=x3·x4 |
|
|
|
|
|||||
|
|
|
|
|
1 |
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
v2=x3·x4 |
|
|
|
|
|
|
x3 |
|
|
|
|
v3=x3·x4 |
|
|
|
|
|
||
|
|
2 |
3 |
|
|
|
|
|
||||
|
|
|
|
|
|
|||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
x2 |
|
1 |
DC 0 |
u0=x1·x2 |
|
|
|
|
|
||||
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
1 |
u1=x1·x2 |
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
u2=x1·x2 |
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
x1 |
|
2 |
3 |
u3=x1·x2 |
|
|
|
|
|
||||
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
EN 1
&y0=u0·v0
&y1=u0·v1
&y2=u0·v2
&y3=u0·v3
&y4=u1·v0
&y5=u1·v1
&y6=u1·v2
&y7=u1·v3
&y14=u3·v2
&y15=u3·v3
Рисунок 2.4 – Упрощенная логическая схема двухступенчатого дешифратора при n=4
На рисунке 2.5 приведена схема дешифрации пятиразрядного двоичного кода с помощью дешифраторов на три и два входа.
96
Для получения нужных 32 выходов составляется столбец из четырех дешифраторов «3-8». Дешифратор «2-4» принимает два старших разряда входного слова. Возбужденный нулевой выход этого дешифратора разрешает работу одного из дешифраторов столбца. Выбранный дешифратор столбца расшифровывает три младших разряда входного слова.
|
|
|
|
|
x |
3 |
x |
4 |
x |
5 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
0 |
|
0 |
|
1 |
|
DC |
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
3-8 |
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
|
|
|
|
|
|
|
|
|
|
|
4 |
|
3 |
|
|
|
|
|
|
|
|
|
|
1 |
|
|
... |
|
|
|
|
|
|
|
|
|
|
EN |
|
7 |
|
|
|
|
|
|
|
|
|
|
|
|
1 |
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
DC |
1 |
|
|
|
|
|
|
DC |
|
x |
|
1 |
0 |
|
|
|
|
|
1 |
0 |
|||
2 |
|
2-4 |
|
|
|
|
|
||||||
|
|
|
|
|
|
3-8 |
|||||||
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
1 |
|
|
1 |
|
|
|
|
|
2 |
|
2 |
x1 |
2 |
|
|
|
|
|
|
|
|
||||
|
|
1 |
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
|
|
|
|
|
4 |
|
3 |
|
|
0 |
|
|
0 |
|
|
|
|
1 |
|
|
... |
|
|
EN |
|
|
|
|
|
EN |
|
|
|||
EN |
|
5 |
3 |
|
|
|
|
|
2 |
7 |
|||
|
|
|
|
|
|
|
|
|
|
1 |
|
DC |
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
3-8 |
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
2 |
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
2 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
4 |
|
3 |
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
0 |
|
|
... |
|
|
|
|
|
|
|
|
|
|
EN |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
4 |
7 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1
1 1
1 ...
1
1
1 1
1 ...
1
1
0 1
1 ...
1
y 0
y 1 y 2 y 3
y 7
y 8 y 9 y 10 y 11
y 15
y 24 y 25 y 26 y 27
y 31
Рисунок 2.5 – Схема наращивания разрядности двоичного дешифратора
Каждому входному слову соответствует возбуждение только одного выхода. Например, при дешифрации слова x1x2x3x4x5=11001(2)=25(10) на входы дешифратора первого яруса поступает код 11, возбуждающий его выход номер три, что разрешает работу дешифратора DC4.
На входах DC4 действует код 001, поэтому лог. 0 появится на его первом выходе, т. е. на выходе y25 схемы в целом, что и требуется.
Общее разрешение или запрещение работы схемы осуществляется по входу
EN дешифратора первого яруса DC5.
97
2.1.4 Шифраторы
Шифратором называется КЦУ, которое преобразует двоичные слова из унитарного кода в позиционный.
Таким образом, шифрация является операцией, обратной дешифрации. При возбуждении одного из входов шифратора на его выходе формируется двоичный код номера возбужденной входной линии. Двоичный шифратор имеет 2n входов и n выходов.
Приоритетные шифраторы выполняют более сложную операцию. При работе ЭВМ и в других устройствах часто решается задача определения приоритетного претендента на использование какого-либо ресурса. Несколько конкурентов выставляют свои запросы на обслуживание, которые не могут быть удовлетворены одновременно. Нужно выбрать того, кому предоставляется право первоочередного обслуживания. Простейший вариант решения указанной задачи – присвоение каждому источнику запросов фиксированного уровня приоритета. Например, группа восьми запросов R7…R0 (R, от англ. Request - запрос) формируется так, что высший приоритет имеет источник R7, а далее уровень приоритета уменьшается от номера к номеру. Самый младший приоритет у источника R0, он будет обслуживаться только при отсутствии всех других запросов. Если имеется одновременно несколько запросов, то обслуживается запрос с наибольшим номером. Приоритетный шифратор вырабатывает на выходе двоичный номер старшего запроса.
Принцип построения двоичных шифраторов рассмотрим на примере синтеза полного шифратора на два выхода (n = 2). УГО такого шифратора представлено на рисунке 2.6.
y0 |
|
0 |
CD |
|
|
|
1 |
|
x2 |
||
y1 |
|
1 |
|
||
|
|
||||
|
|
|
|
||
|
|
|
|
||
y2 |
|
2 |
2 |
|
x1 |
|
|
||||
y3 |
|
3 |
|
||
|
|
||||
|
|
|
|
||
|
|
|
|
Рисунок 2.6 – Условное графическое обозначение двоичного шифратора
98
УГО шифратора представляет собой прямоугольник с буквами CD (от англ. Coder) во внутреннем поле. Принцип работы данного двоичного шифратора поясняется следующей таблицей истинности (таблица 2.2).
Таблица 2.2 – Таблица истинности двоичного шифратора
|
Логические аргументы |
|
Логические функции |
||
|
|
|
|
|
|
y0 |
y1 |
y2 |
y3 |
x1 |
x2 |
|
|
|
|
|
|
1 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
0 |
1 |
0 |
0 |
0 |
1 |
|
|
|
|
|
|
0 |
0 |
1 |
0 |
1 |
0 |
|
|
|
|
|
|
0 |
0 |
0 |
1 |
1 |
1 |
|
|
|
|
|
|
Из таблицы 2.2 следует, что логические функции, определяющие работу шифратора, представляют собой дизъюнкции входных аргументов yi ( i = 0,1,2,3), для которых значение функции равно единице, следовательно:
x |
1 |
= y |
2 |
˅ y |
; |
|
|
|
3 |
|
|
||
x |
|
= y |
|
˅ y |
. |
(2.6) |
2 |
1 |
|
||||
|
|
3 |
|
|
Полученный результат можно распространить на любую функцию, описывающую некоторый двоичный шифратор.
Логическая схема двоичного шифратора, построенная по функциям (2.6), показана на рисунке 2.7.
Всхеме шифратора на рисунке 2.7 проведена проверка правильности функционирования, если возбужден вход y2. Так как на выходах шифратора слово 10, то схема функционирует в соответствии с таблицей истинности (таблица
2.2).
Быстродействие такого шифратора оценивается величиной задержки одного дизъюнктора TCD = tзд. ЛЭ, а затраты оборудования ЕCD = 4 условных транзистора.
Если шифратор имеет инверсные входы, то возбужденный вход имеет нулевое значение, а все остальные – единичное.
Всериях интегральных микросхем стандартной логики имеются приоритетные шифраторы восьмиразрядных и десятиразрядных слов. Например, микросхема К555ИВ1 схемотехники ТТЛШ содержит приоритетный шифратор «8-3» (рисунок 2.8).
99
|
y |
0 |
y |
1 |
y |
2 |
y |
3 |
|
|
|
|
|
|
|
|
|
||||
y |
0 |
|
|
|
|
|
|
0 |
1 |
|
0 |
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
x |
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
0 |
|
2 |
y |
|
|
|
|
|
|
|
|
||
1 |
|
|
|
|
|
|
|
|
|
|
y |
1 |
1 |
1 |
|
2 |
|
|
1 |
|
|
|
|
x |
|
|
|
|
|
|
|
0 |
0 |
|
1 |
y |
|
|
||
|
|
|
|
|
3 |
|
|
|
|
Рисунок 2.7 – Логическая схема двоичного шифратора
Шифратор К555ИВ1 имеет инверсные информационные входы y0 … y7 и выходы x1, x2, x3, т. е. на выходах формируется обратный код. Нулевое значение сигнала на разрешающем входе EI (от англ. Enable Input) разрешает работу данного шифратора, а единичное – запрещает. Нулевое значение сигнала на выходе G отмечает наличие возбужденного входа у данного шифратора. Нулевое значение сигнала на выходе EO (от англ. Enable Output) вырабатывается при отсутствии возбужденных входов у данного шифратора для разрешения работы следующего (младшего) шифратора при соединении нескольких микросхем с целью наращивания числа входов и выходов.
y0 |
0 |
CD |
G |
|
|
|
|||
y1 |
|
|
||
1 |
|
|
|
|
y2 |
|
1 |
x3 |
|
2 |
|
|||
|
|
|
|
|
y3 |
3 |
|
|
x2 |
y4 |
|
2 |
||
4 |
|
|||
y5 |
|
|
|
|
5 |
|
|
x1 |
|
y6 |
|
4 |
||
6 |
|
|||
y7 |
|
|
|
|
7 |
|
|
|
|
|
|
|
|
|
|
EI |
|
EO |
|
Рисунок 2.8 – Условное графическое обозначение микросхемы приоритетного шифратора К555ИВ1
100