Среднее Заочное отделение / 4 семестр / Цифровые и микропроцессорные устройства / Электронный конспект лекций (ЦиМПУ)
.pdf
Рисунок 1.21 – Схемы логических выходов цифровых элементов схемотехники ТТЛШ (а) и КМОП (б)
Вторая особенность логического выхода двухтактного типа связана с протеканием через оба транзистора коротких импульсов тока при переключении из одного логического состояния в другое. Эти токи протекают от источника питания на корпус и называются сквозными. В статических состояниях таких токов нет, так как один из транзисторов всегда заперт. При переходных процессах возникает кратковременная ситуация, в которой оба транзистора одновременно открыты, что и порождает короткий импульс сквозного тока значительной величины (рисунок 1.22) и приводит к увеличению потребляемой мощности.
Следует отметить, что импульсные токи возникают в цепях питания цифровых элементов не только из-за сквозных токов, но и вследствие перезаряда емкостей. Поэтому в цепях питания цифровых элементов возникают импульсные токовые помехи. Для борьбы с ними требуется «хорошая земля» и фильтрация напряжения питания.
Iпот
Iимп
Iпот0 |
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
Iпот |
|
|
|
t |
|
|
|
|
Рисунок 1.22 – Временная диаграмма тока, потребляемого цифровым элементом при переключении из одного логического состояния в другое
Цифровые элементы с тремя состояниями выхода, кроме логических со-
стояний нуля и единицы, имеют третье состояние «отключено» или Z- состояние, в котором ток выходной цепи крайне мал, что соответствует отключению выхода элемента от внешней нагрузки. В третье состояние элемент пе-
реводится специальным управляющим сигналом OE (от англ. Output Enable), обеспечивающим запертое состояние обоих транзисторов выходного каскада
(рисунок 1.21). При наличии разрешения (OE 0) элемент работает как обыч-
61
но, выполняя свою логическую операцию, а при отсутствии разрешения
(OE 1) |
– переходит в третье состояние. |
|
На рисунке 1.23, а показан выходной каскад с третьим состоянием, используемый в схемотехнике КМОП.
Низкий уровень сигнала |
OE (OE 0) |
открывает транзисторы VT3 и VT4 и |
|
|
|||
позволяет нормально работать инвертору на транзисторах VT1 и VT2, через ко- |
|||
торый данные передаются на выход. При высоком уровне сигнала |
OE (OE 1) |
||
|
|||
транзисторы VT3 и VT4 заперты, и выход Y находится в состоянии «отключено».
В цифровых устройствах широко используются буферные элементы с тремя состояниями выхода для управляемой передачи данных по различным линиям. Буферы могут быть инвертирующими или неинвертирующими, а сигналы разрешения OE – прямыми или инверсными. Выходы с тремя состояниями обозначают на УГО элементов значком треугольника (рисунок 1.23, б).
|
|
+ |
|
|
|
|
|
–Uп |
|
|
|
|
|
VT3 |
|
|
|
|
|
p- |
|
|
|
|
|
VT1 |
|
|
|
|
|
|
|
1 |
1 |
|
|
|
X |
|
|
|
|
|
|
|
|
|
X |
Y = X |
|
|
Y = X |
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
OE |
|
|
VT2 |
|
|
|
|
|
n- |
|
|
|
OE |
1 |
VT4 |
|
|
|
|
|
|
|
||
|
|
|
|
|
а) |
б) |
Рисунок 1.23 – Инвертор схемотехники КМОП с тремя состояниями выхода. Принципиальная схема (а) и условное графическое обозначение (б)
62
Выходы с тремя состояниями можно соединять параллельно при условии,
что в любой момент активным может быть только один из них. В этом случае отключенные выходы не мешают активному элементу формировать сигналы в точке соединения выходов. Это позволяет использовать элементы с тремя состояниями выхода в магистрально-модульных микропроцессорных и иных системах для поочередной передачи информации от нескольких источников к приемнику по одной линии связи (шине). Следует отметить, что эту задачу в настоящее время часто решают с помощью мультиплексоров.
Элементы с открытым коллектором (стоком) имеют выходную цепь, за-
канчивающуюся одиночным транзистором, коллектор (сток) которого не соединен с какими-либо цепями внутри ИС, т. е. верхний выходной транзистор VT1 отсутствует (рисунок 1.21). Следовательно, нижний транзистор VT2 имеет свободный или открытый коллектор (сток), который является выходом элемента (рисунок 1.24).
Этот транзистор управляется от предыдущей части схемы элемента так, что может находится в насыщенном (для МОП-транзистора просто открытом) или запертом состоянии. Насыщенное (открытое) состояние трактуется как отображение лог. 0, закрытое – лог. 1.
Насыщение транзистора в схеме с открытым коллектором обеспечивает на
выходе элемента напряжение
U |
0 |
|
(малое напряжение насыщения «коллектор-
эмиттер»
UКЭН
). Запирание транзистора какого-либо уровня напряжения на
выходе элемента не задает, выход при этом имеет неизвестный «плавающий» потенциал, так как не подключен к каким-либо цепям. Поэтому для формирования высокого уровня напряжения при запирании транзистора на выходе элементов с открытым коллектором (стоком) требуется подключать внешние резисторы (или другие нагрузки), соединенные с источником питания (Rн на рисун-
ке 1.24).
63
X1 |
|
+ |
X1 |
+ |
||
|
|
|
Uп |
|
|
Uп |
X |
2 |
|
– |
X |
2 |
– |
|
|
|
|
|
||
|
|
R |
н |
|
|
R |
|
|
|
|
|
н |
|
|
|
|
Вых |
|
|
Вых |
X |
|
|
|
|
|
|
m |
|
|
|
|
|
|
|
|
|
|
X |
|
|
|
|
|
|
m |
|
|
а) |
б) |
Рисунок 1.24 – Схемы выходов цифровых элементов с открытым коллектором (стоком) схемотехники ТТЛШ (а) и схемотехники КМОП (б)
Выходы элементов с открытым коллектором (стоком) можно соединять параллельно, подключая их к общему резистору (рисунок 1.25, а ).
При этом можно получить режим поочередной работы элементов на общую линию, как и для элементов с тремя состояниями выхода, если активным будет лишь один элемент, а выходные транзисторы всех остальных элементов будут заперты. Если же разрешить активную работу всех элементов, выходы которых соединены, то можно получить дополнительную логическую операцию монтажной логики (монтажное И) над выходными сигналами логических элементов (рисунок 1.25, а ).
X1
X2
X3
X4
Xm 1 Xm
|
|
|
|
|
|
HG1 |
& |
|
+ |
Uвх |
1 |
|
Rогр |
|
Uп |
|
+ |
|||
|
|
1 |
|
0 |
||
|
Rн |
|
|
|||
|
|
|
Uп |
|||
|
|
|
|
|
|
|
& |
Y |
|
|
|
|
|
|
|
|
|
|
||
|
& |
|
|
|
|
б) |
... |
|
|
|
|
|
Rогр |
& |
|
|
Uвх |
1 |
|
|
|
|
|
+ |
|||
|
|
|
0 |
|
1 |
|
|
|
|
|
Uп |
||
|
|
|
|
|
|
а) |
HG1 |
|
|
||
|
|
|
|
в) |
|
64
Рисунок 1.25 – Схема реализации монтажной логики (а) и индикации уровня логической единицы (б) и уровня логического нуля (в) с помощью логических элементов с открытым коллектором (стоком)
При реализации монтажной логики высокий уровень |
1 |
на общем выходе Y |
|
U |
|||
|
|
возникает только при запирании выходных транзисторов всех логических элементов, так как насыщение хотя бы одного из них снижает выходное напряжение до уровня U0 = UКЭН. Поскольку каждый элемент выполняет операцию И- НЕ над своими входными аргументами, общий результат окажется следующим:
Y X |
X |
2 |
X |
3 |
X |
4 |
... X |
m-1 |
X |
m |
|
|
||||
1 |
|
|
|
|
|
|
|
|
|
|
||||||
X |
X |
2 |
X |
3 |
X |
4 |
... X |
m-1 |
X |
m |
|
|
||||
1 |
|
|
|
|
|
|
|
|
|
|
||||||
X |
X |
2 |
X |
3 |
X |
4 |
... X |
m-1 |
X |
m |
. |
|||||
1 |
|
|
|
|
|
|
|
|
|
|
||||||
(1.37)
Таким образом, над входными аргументами выполняется логическая операция И-ИЛИ-НЕ. В УГО элементов с открытым коллектором (стоком) ставится ромб с черточкой снизу (рисунок 1.25).
На рисунках 1.25, б и 1.25, в показаны схемы индикации уровня лог. 1 и лог. 0 соответственно с помощью светодиодного индикатора HG1. Роль ключевого элемента выполняет инвертор с открытым коллектором (стоком). В первой схеме замыкается цепь для прямого тока светодиода и светодиод зажигается, если выходной транзистор инвертора открыт (на входе схемы уровень лог. 1), а во второй – наоборот, если выходной транзистор закрыт (на входе схемы уровень лог. 0).
Достоинством элементов с открытым коллектором (стоком) при работе в магистрально-модульных системах является их защищенность от повреждений из-за ошибок управления, приводящих к одновременной выдаче на общую шину нескольких слов, а также возможность реализации дополнительных логических операций монтажной логики.
Недостатком таких элементов является большая задержка переключения из состояния лог. 0 в состояние лог. 1 из-за медленного заряда выходной емкости малым током резистора Rн.
Во многих современных ИС используются выходные каскады с возможностью их программирования на работу в одном из двух вариантов: либо как каскада с открытым коллектором (стоком), либо как каскада с третьим состоянием.
65
1.3.7 Построение узлов цифровых устройств на стандартных микросхемах
Разработанная схема цифрового устройства может содержать логические элементы с разным числом входов. Иногда необходимо использовать в схеме логические элементы, число входов которых больше или меньше выпускаемых промышленностью. Рассмотрим возникающие в этих случаях особенности построения цифровых устройств.
Избыточный вход логического элемента нельзя оставлять свободным,
поскольку на нем будет уровень, соответствующий уровню лог. 1. Это нарушит работу некоторых логических элементов, например ИЛИ-НЕ (работа логических элементов И, И-НЕ не нарушается, но свободные входы становятся источниками помех). Для элементов схемотехники КМОП это строгая рекомендация. При этом возможны следующие способы его включения. Неиспользуемый вход может быть подключен к любому из используемых входов. Недостатком такого способа является увеличение нагрузки на источник сигнала, что увеличивает задержку распространения сигнала, т. е. снижает быстродействие элемента. Поэтому наиболее удачным следует считать способ, при котором на неиспользуемый вход подается константа нуля или единицы, не изменяющая работу элемента для используемых входов. Причем на свободные входы элементов ИЛИ и ИЛИ-НЕ подается уровень лог. 0 (вход соединяется с корпусом устройства), а для элементов И и И-НЕ – уровень лог. 1 (вход соединяется с источником питания через резистор сопротивлением несколько килом или с выходом инвертора, вход которого соединен с корпусом).
Логические элементы ИЛИ-НЕ и И-НЕ, в которых используется лишь один вход, а остальные соединены способом, описанным выше, выполняют операцию НЕ.
Наращивание числа входов для логических элементов И и ИЛИ не представляет трудностей, так как для получения нужного числа входов берется несколько элементов, выходы которых объединяются далее элементом того же типа (рисунок 1.26).
66
X |
1 |
& |
X1 |
· X2 |
|
|
|
|
|
|
|
X |
2 |
|
|
|
Y = X1 · X2 · X3 · X4 |
|
|
|
|
||
|
|
|
|
& |
|
X3 |
& |
X3 |
· X4 |
|
|
X |
4 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
а) |
|
X X
X X
1 |
1 |
X1 |
˅ X2 |
|
||
|
|
|
|
|
|
|
2 |
|
|
|
|
|
Y = X1 ˅ X2 ˅ X3 ˅ X4 |
|
|
|
|
|
1 |
|
3 |
1 |
X |
3 |
˅ X |
4 |
|
|
|
|
|
|||
4 |
|
|
|
|
б) |
|
|
|
|
|
|
|
|
Рисунок 1.26 – Схема наращивания числа входов для логических элементов И (а) и ИЛИ (б)
Наращивание числа входов для логических элементов И-НЕ, ИЛИ-НЕ производится аналогичным способом, но в схеме появляются дополнительные инверторы (рисунок 1.27). Очевидным недостатком рассмотренного метода наращивания числа входов является снижение быстродействия, что особенно проявляется в схеме на рисунке 1.27.
Режимы неиспользуемых элементов. Если не все элементы, имеющиеся в корпусе ИС, использованы, то следует помнить, что неиспользованные элементы также подключены к источнику питания, которое является общим для всего корпуса. Если же мощности, потребляемые элементами в состояниях лог. 0 и лог. 1, не равны, то неиспользуемый элемент следует поставить в состояние минимальной мощности, подав на какой-либо из его входов соответствующую константу.
67
X1 |
& |
X1 · X2 |
1 |
X1 · X2 |
|
|
|
|
|
|
|
|
|
|
|
|
X |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
|
|
|
& |
Y = X |
|
|
· X |
|
· X |
|
· X |
|
|
||
|
|
|
|
1 |
2 |
3 |
4 |
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
||||||
X3 |
& |
X3 · X4 |
1 |
X3 · X4 |
a) |
|
|
|
|
|
|
|
|
|
|
|
X |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
4 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
X1 |
1 |
X1 ˅ X2 |
1 |
X1 ˅ X2 |
|
|
|
|
|
|
|
|
|
|
|
|
X |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
|
|
|
1 |
Y = X |
1 |
˅ X |
2 |
˅ X |
3 |
˅ X |
4 |
||||
|
|
|
|
|||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|||||
X3 |
1 |
X3 ˅ X4 |
1 |
X3 ˅ X4 |
б) |
|
|
|
|
|
|
|
|
|
|
|
X |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
4 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Рисунок 1.27 – Схема наращивания числа входов для логических элементов И-НЕ (а) и ИЛИ-НЕ (б)
Снижение нагрузок на выходах логических элементов может понадобиться,
если нагрузки превышают допустимые значения, а также для повышения быстродействия схем, на которое нагрузки элементов оказывают самое непосредственное влияние. Чем больше у элемента-источника сигнала число нагрузок, тем большее время тратится на достижение выходным сигналом порогового уровня при переключении. Для предотвращения потерь быстродействия из-за нагрузок на выходах сильно нагруженных элементов применяют буферизацию или разделение нагрузки (рисунок 1.28).
Введение буферных каскадов ускоряет работу источника сигнала, но вносит собственную задержку в тракт передачи. Будет ли в конечном счете эффект ускорения, определяется конкретным расчетом.
При разделении нагрузки новые задержки в тракт передачи сигнала не вводятся, но увеличивается нагрузка на тот источник сигнала, который питает рассматриваемую схему, поэтому и здесь эффективность должна оцениваться конкретным расчетом.
68
1 |
& |
&
1 |
& |
а) |
б) |
Рисунок 1.28 – Схема снижения нагрузки на выходах логических элементов с помощью буферных элементов (а) и путем разделения нагрузки (б)
1.3.8 Схемотехника входных цепей элементов КМОП и режимы временно разомкнутых входов
В цифровых устройствах на логических элементах схемотехники КМОП возможна ситуация, когда входы, которые в данное время не используются, не могут быть постоянно подключены к напряжению питания или общей точке схемы, поскольку это исключило бы возможность их последующего перевода в активный режим, т. е. подачу на них информационных сигналов. Оставлять разомкнутыми высокоомные входы также нельзя, так как на них могут наводиться произвольные потенциалы, что чревато опасными последствиями. По-
этому принято фиксировать потенциалы временно разомкнутых входов сла-
быми сигналами, определяющими потенциалы входов в отсутствие информационных сигналов и не играющими заметной роли при их присутствии.
Для исключения паразитных потенциалов к точкам, в которых они могут возникать, подключают специальные резисторы, соединенные с источником питания или с общей точкой схемы. В первом случае это «подтягивающие» резисторы, а во втором – «заземляющие». Цепи с такими резисторами показаны на рисунке 1.29.
69
|
|
+ |
|
|
+ |
|
|
|
U |
п |
|
U |
п |
|
|
– |
|
– |
||
|
|
|
|
|
||
|
|
R |
|
|
|
|
|
|
п |
|
|
К |
|
|
|
|
|
R |
|
|
|
|
|
|
|
|
|
|
|
|
|
и |
|
|
Rи |
К |
|
Uвх |
|
VT |
|
|
|
|
|
Uвх |
|
R |
|
VT |
з |
|
|
а)
Примечание – « |
R |
И |
|
б)
» – выходное сопротивление источника сигнала
Рисунок 1.29 – Схема входной цепи элемента схемотехники КМОП с подтягивающим (а) и заземляющим (б) резисторами
Если подтягивающие и заземляющие резисторы имеют большое сопротивление, то сигналы, формируемые с их участием, относятся к слабым. Когда к «подтянутым» или «заземленным» точкам подключаются сильные информационные сигналы (ключ K на рисунке 1.29 замкнут), они преодолевают слабые сигналы, так что они практически не влияют на функционирование схем.
В БИС/СБИС программируемой логике нередко к одним и тем же выводам подключают одновременно и подтягивающие, и заземляющие резисторы, последовательно с которыми включены ключевые транзисторы. При программировании выбирается вариант фиксации потенциала вывода и согласно этому выбору замыкается один из ключевых транзисторов.
Контрольные вопросы к теме 1.3
1Поясните сущность потенциального способа представления логических переменных.
2Расшифруйте обозначение ИС 1554ИЕ2.
3Что характеризует коэффициент разветвления по выходу Краз?
4Какой параметр характеризует быстродействие логического элемента? Укажите его название и единицу измерения.
5Начертите принципиальную схему инвертора схемотехники КМОП и поясните его ра-
боту.
6Начертите принципиальные схемы элементов И-НЕ, ИЛИ-НЕ схемотехники КМОП и поясните их работу.
7Поясните, почему избыточный вход логического элемента нельзя оставлять свобод-
ным?
70