Среднее Заочное отделение / 4 семестр / Цифровые и микропроцессорные устройства / Электронный конспект лекций (ЦиМПУ)

Рисунок 2.53 – Четырехразрядный счетчик Джонсона. Логическая схема (а) и временные

t

Окончание рисунка 2.53

Счетчик Джонсона – это делитель частоты на 2n, т. е. модуль счета такого счетчика M = 2n.

Контрольные вопросы к теме 2.3

1 Чем отличаются регистры сдвига от параллельных регистров?

151

2 Начертите УГО и логическую схему параллельного регистра на D-триггерах с прямым динамическим входом синхронизации и поясните его работу.

3 Поясните, что понимают под сдвигом вправо и влево?

4 Начертите УГО и логическую схему четырехразрядного регистра сдвига со сдвигом вправо на D-триггерах с прямым динамическим входом синхронизации и поясните его работу.

5 Поясните процесс преобразования информации из параллельного кода в последовательный с помощью регистра сдвига.

6 Поясните принцип построения и работы счетчика Джонсона. Укажите его отличие от кольцевого счетчика.

152

Тема 2.4 Счетчики и делители частоты

2.4.1 Счетчики, их назначение, основные параметры и классификация

Счетчиком называется ПЦУ, предназначенное для подсчета количества импульсов, поступающих на его вход. Числа в счетчике представляются состояниями триггеров в том или ином коде.

Основными параметрами счетчиков являются коэффициент пересчета Кпер

и быстродействие.

Коэффициент пересчета Кпер или модуль счета M определяет число возможных устойчивых состояний счетчика. Счетчик называется двоичным, если коэффициент пересчета равен 2n, где n – количество разрядов (триггеров) в схеме счетчика. Начиная с нулевого состояния, через каждые 2n входных импульсов счетчик возвращается в исходное состояние, после чего начинается новый цикл, повторяющий предыдущий. Счетчик с произвольным коэффициентом пересчета позволяет организовать подсчет числа импульсов не кратного 2n. Например, в двоично-десятичных счетчиках коэффициент пересчета Кпер = 10. В делителях частоты на выход передаются импульсы переполнения счет-

чика с частотой fвых = fвх / Кпер, т. е. коэффициент деления частоты равен коэффициенту пересчета.

Быстродействие счетчика характеризуется временем установления в нем нового состояния tуст, а также максимальной частотой входных импульсов fмакс. Быстродействие счетчика зависит от используемой элементной базы и схемы построения.

Счетчики классифицируются по следующим признакам.

По направлению счета счетчики делятся на суммирующие (прямого счета),

вычитающие (обратного счета) и реверсивные (с изменением направления счета).

По схемному построению счетчики делятся на асинхронные и синхронные.

В асинхронных счетчиках триггеры переключаются поочередно, а в синхронных – одновременно. Основным достоинством асинхронных счетчиков является их схемная простота, а недостатком – низкое быстродействие. Основным достоинством синхронных счетчиков является более высокое быстродействие, а недостатком – более сложная схемная реализация.

По способу организации связей между разрядами различают счетчики с последовательным, параллельным и комбинированным (последовательно-

153

параллельным или групповым) переносом. Счетчики с последовательным переносом самые простые по схеме, но имеют самое низкое быстродействие. Счетчики с параллельным переносом, наоборот, имеют самое высокое быстродействие, но их схема самая сложная. Счетчики с групповым переносом занимают промежуточное положение.

2.4.2 Асинхронные двоичные счетчики

Асинхронные двоичные счетчики представляют собой цепочку Т-триггеров, последовательно соединенных друг с другом, причем входные (счетные) импульсы подаются только на вход синхронизации С триггера младшего разряда. Импульсами счета для триггеров более старших разрядов являются сигналы с выходов триггеров младших разрядов.

УГО и логическая схема четырехразрядного асинхронного двоичного счетчика с последовательным переносом на JK-триггерах представлены на рисунке

2.54.

УГО счетчика представляет собой прямоугольник с аббревиатурой CTR (от англ. Counter) во внутреннем поле. В схеме счетчика (рисунок 2.54, б) Т-триггеры получены на основе JK-триггеров, для этого входы J и K соединены вместе, образуя вход Т, и на них подана логическая единица. Поэтому JK-триггеры работают в счетном режиме, т. е. переключаются каждым импульсом на входе синхронизации С. Следует отметить, что триггеры имеют инверсные статические входы синхронизации С. Поэтому, если выход Q0 триггера Т0 соединить со входом С следующего триггера Т1, то триггер Т1 будет менять свое состояние всякий раз, когда триггер Т0 осуществляет переход из 1 в 0. При таком переходе триггера вырабатывается сигнал переноса в старший разряд, что характерно для сложения двоичных чисел. При этом на инверсном выходе 0 триггера Т0 формируется переход из 0 в 1, т. е. вырабатывается сигнал заема из старшего разряда, что характерно для вычитания двоичных чисел. Следовательно, если состояние счетчика считывается с прямых выходов триггеров Q3…Q0, то получим суммирующий двоичный счетчик. Если же состояние счетчика считывается с инверсных выходов триггеров 3… 0, то получим вы-

читающий двоичный счетчик.

154

Вычитающие выходы

б)

Рисунок 2.54 — Четырехразрядный асинхронный двоичный суммирующий счетчик с последовательным переносом на JK-триггерах. Условное графическое обозначение (а) и логи-

ческая схема (б)

Приведенные рассуждения подтверждаются таблицей состояний счетчика

(таблица 2.15).

Таблица 2.15 – Таблица состояний двоичного счетчика

155

На рисунке 2.55 приведены временные диаграмм, поясняющие работу суммирующего двоичного счетчика.

UR

Рисунок 2.55 – Временные диаграммы, поясняющие работу четырехразрядного двоичного суммирующего счетчика

Из временных диаграмм следует:

для сброса счетчика в исходное нулевое состояние на вход сброса кратковременно подается лог. 0, в дальнейшем на этом входе поддерживается лог.1;

триггер младшего разряда T0 переключается в противоположное состояние каждым входным импульсом в момент его окончания, а триггер любого старшего разряда переключается в противоположное состояние при переходе триггера соседнего младшего разряда из 1 в 0;

частота импульсов на выходе каждого триггера в два раза меньше чем на входе, а на выходе счетчика в режиме деления частоты (выход Q3) — в шестна-

дцать раз меньше чем на входе, так как коэффициент пересчета счетчика Кпер = =24 = 16;

после поступления шестнадцатого входного импульса счетчик сбрасывается в исходное нулевое состояние, а семнадцатый импульс начинает новый цикл работы, повторяющий предыдущий.

156

Достоинством асинхронных счетчиков являются простота схемы, а недостатком — низкое быстродействие, так как триггеры переключаются поочередно. В худшем случае перенос распространяется по всей схеме от младшего разряда к старшему, т. е. для установления нового состояния должны переключиться последовательно все триггеры. Из этого следует, что время установления кода в асинхронном счетчике с последовательным переносом составит величину tуст = ntзд.т, где tзд.т — средняя задержка триггера, а максимальная частота входных импульсов — fмакс ≤ 1/ ntзд. т. Таким образом, быстродействие асинхронных счетчиков с последовательным переносом зависит от числа разрядов n.

Максимальная частота входных импульсов в режиме деления частоты ограничивается быстродействием триггера младшего разряда, так как все последующие триггеры переключаются с более низкими частотами.

Особенностью асинхронных двоичных счетчиков с последовательным пере-

носом является возникновение промежуточных состояний при переходных процессах, так как триггеры переключаются поочередно. Опасность воздействия ложных промежуточных состояний счетчика на другие узлы цифрового устройства заставляет прибегать при необходимости к стробированию выходов счетчика.

2.4.3 Синхронные двоичные счетчики

Максимальным быстродействием обладают синхронные двоичные счетчики с параллельным переносом. В синхронных двоичных счетчиках счетные импульсы подаются одновременно на входы синхронизации всех триггеров. Поэтому при поступлении очередного входного импульса будут одновременно переключаться те триггеры, на информационные входы T которых до прихода входного импульса поступал единичный сигнал.

Для построения логической схемы синхронного двоичного счетчика с параллельным переносом составим таблицу состояний для i-го разряда (таблица 2.16) и запишем в СДНФ логические функции, описывающие его функционирование.

157

Uвх

UR

Рисунок 2.56 – Логическая схема четырехразрядного синхронного двоичного суммирующего счетчика с параллельным переносом

средней задержки одного тригера и одного конъюнктора соответственно. Таким образом, быстродействие синхронного счетчика с параллельным переносом не зависит от числа разрядов n.

С ростом числа разрядов (C4 на рисунке 2.56 – перенос в старший разряд) реализация синхронных счетчиков затрудняется, так как требуются конъюнкторы с большим числом входов, растет нагрузка на выходы триггеров. Поэтому широкое распространение получили счетчики с групповой структурой, в которых счетчик разбивается на группы, связанные цепями межгруппового (последовательного) переноса. Внутри группы, содержащей обычно четыре разряда, организуется параллельный перенос, а между группами – последовательный (рису-

нок 2.57).

Рисунок 2.57 — Упрощенная логическая схема восьмиразрядного синхронного двоичного счетчика с групповым переносом

159

При единичном состоянии всех триггеров группы приход очередного входного сигнала создаст перенос из этой группы. Эта ситуация подготавливает межгрупповой конъюнктор (рисунок 2.57) к прямому пропусканию входного сигнала на следующую группу. В худшем для быстродействия случае, когда перенос происходит через все группы и поступает на вход последней, время установления определяется величиной tуст = tзд. лэ (m-1) + tзд. гр, где m — число групп; tзд. гр — время установления кода в группе.

Встандартных сериях цифровых интегральных схем обычно имеется несколько вариантов счетчиков, выполненных в виде четырехразрядных групп (секций). Наращивание разрядности счетчиков легко выполнять путем последовательного включения секций по цепям переноса, организации параллельнопоследовательных переносов (рисунок 2.57) или для более сложных счетчиков

сдвумя дополнительными управляющими входами разрешения счета CEP и разрешения переноса CET путем организации параллельных переносов и между ними.

Вкачестве примера рассмотрим УГО микросхемы счетчика ЭКР1554ИЕ18 с синхронным сбросом и возможностью предустановки (рисунок 2.58). Работа счетчика поясняется таблицей состояний (таблица 2.17).

Рисунок 2.58 – Условное графическое обозначение микросхемы счетчика ЭКР1554ИЕ18

Особенностью синхронных двоичных счетчиков является наличие ситуаций с одновременным переключением всех его разрядов, например, для суммирующего счетчика при переходе от кодовой комбинации 11…1 к комбинации 00…0 при переполнении счетчика и выработке сигнала переноса. Одновременное переключение многих триггеров создает значительный токовый импульс в цепях питания цифровых устройств и может привести к сбою в их работе. По-

160