Среднее Заочное отделение / 4 семестр / Цифровые и микропроцессорные устройства / Электронный конспект лекций (ЦиМПУ)
.pdf
2.1.7 Демультиплексоры
Демультиплексором называется КЦУ, которое обеспечивает альтернативную (поочередную) передачу данных от одного источника нескольким адресатам (приемникам). Эта операция коммутации каналов называется демультиплексированием. При m адресатах демультиплексор должен иметь один информационный вход, k ≥ log2m адресных входов и m информационных выходов.
В дальнейшем будем рассматривать одноразрядные демультиплексоры, осуществляющие коммутацию одного бита информации. При необходимости демультиплексирования n-разрядных слов надо использовать n демультиплексоров. Если требование альтернативности отсутствует, то задача демультиплексирования вырождается в случай разветвления электрической цепи. УГО одноразрядного демультиплексора для m = 4 приведено на рисунке 2.18 и представляет собой прямоугольник с аббревиатурой DX (от англ. Demultiplexer) во внутреннем поле.
x |
D |
DX |
0 |
y |
|
|
|||||
|
|
|
|
|
0 |
|
|
|
|
1 |
y |
|
|
|
|
|
1 |
a |
A |
0 |
|
2 |
y |
0 |
|
|
|||
|
|
|
|
|
2 |
a |
A |
1 |
|
3 |
y |
1 |
|
|
3 |
||
Рисунок 2.18 – Условное графическое обозначение одноразрядного демультиплексора для m = 4
Входы А1, А0 служат для приема адреса абонента, которому предназначена информация в данный момент.
По приведенному описанию составим таблицу истинности для демультиплексора (таблица 2.5).
По данным таблицы 2.5 запишем логические функции в СДНФ, которые описывают работу демультиплексора:
y0 = ∙ a1 ∙ a0;
y1 = ∙ a1 ∙ a0; (2.11) y2 = ∙ a1 ∙ a0;
y3 = ∙ a1 ∙ a0.
Таблица 2.5 – Таблица истинности одноразрядного демультиплексора для m = 4
111
|
Логические аргументы |
|
|
Логические функции |
|
|||
|
|
|
|
|
|
|
|
|
x |
|
a1 |
|
a0 |
y0 |
y1 |
y2 |
y3 |
0 |
|
0 |
|
0 |
0 |
0 |
0 |
0 |
1 |
|
0 |
|
0 |
1 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
0 |
|
0 |
|
1 |
0 |
0 |
0 |
0 |
1 |
|
0 |
|
1 |
0 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
|
0 |
|
1 |
|
0 |
0 |
0 |
0 |
0 |
1 |
|
1 |
|
0 |
0 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
0 |
|
1 |
|
1 |
0 |
0 |
0 |
0 |
1 |
|
1 |
|
1 |
0 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
Логическая схема одноразрядного демультиплексора для m = 4, построенная по системе функций (2.11), показана на рисунке 2.19, а (штриховой линией показаны цепи для организации входа разрешения).
Анализ схемы, представленной на рисунке 2.19, а, показывает, что одноразрядный демультиплексор фактически является двоичным дешифратором (вход Х может выполнять функцию входа разрешения). Поэтому в интегральном исполнении обычно выпускаются дешифраторы-демультиплексоры.
Схема на рисунке 2.19, а плохо структурирована, так как в ней нет структурных компонентов промежуточного уровня. Аппаратурные затраты на реализацию такого демультиплексора оцениваются величиной ЕDX1 = 16 условных транзисторов. Быстродействие схемы с учетом инверторов оценивается величиной TDX1 = 3 tЗД. ЛЭ.
Схему демультиплексора можно структурировать. Для этого преобразуем логические функции (2.11) следующим образом:
y0 = x ∙ z0; y1 = x ∙ z1; y2 = x ∙ z2; y3 = x ∙ z3, |
(2.12) |
||||||||
|
|
|
|
|
|
|
|
|
|
где z0 ∙= a1 ∙ a0; z1 = a1 ∙ a0; z2 = a1 ∙ a0; z3 = a1 ∙ a0. |
(2.13) |
||||||||
В этом случае также выделяются два структурных компонента схемы: управляемый коммутатор, описываемый системой функций (2.12), и управляющий дешифратор, описываемый системой функций (2.13).
Структурированная схема демультиплексора (рисунок 2.19,б) более технологична в изготовлении, более проста при поиске неисправностей. Аппаратурные затраты оцениваются величиной ЕDX2 = 20 условных транзисторов, а быстродействие – TDX2 = 4tзд. ЛЭ. Но на практике чаще используется неструктурированная схема (рисунок 2.19, а), поскольку она более быстродействующая и требует меньше аппаратурных затрат.
112
|
|
|
|
|
|
a |
1 |
a |
1 |
a |
0 |
a |
0 |
Х |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
0 |
1 |
1 |
0 |
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
& |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
y |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
a |
1 |
1 |
|
1 |
|
|
|
|
|
|
|
|
|
0 |
& |
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
y |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
& |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
x |
y |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
|
a |
0 |
1 |
|
1 |
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
& |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
0 |
y |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
3 |
EN |
0 |
1 |
|
1 |
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
а) |
|
|
|
|
|
|
|
|
|
Х |
|
|
|
|
|
|
|
|
|
& |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
y |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
z |
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
& |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
y |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
z |
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
& |
|
|
|
|
|
|
|
|
|
|
|
|
|
z |
|
|
|
x |
y |
|
|
|
|
|
0 |
|
DC |
|
|
0 |
|
|
|
|
|
2 |
|
||
|
|
a |
1 |
0 |
|
|
2 |
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
|
|
|
|
|
& |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
a |
1 |
2 |
|
2 |
1 |
|
|
|
|
|
|
0 |
y |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
|
1 |
|
|
|
|
|
|
|
z |
|
|
|
|
|
||
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
3 |
|
||
|
EN |
|
EN |
|
3 |
|
|
3 |
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
б)
Рисунок 2.19 – Одноразрядный демультиплексор. Логическая схема неструктурированная (а) и структурированная (б)
В сериях интегральных микросхем стандартной логики представлены дешиф- раторы-демультиплексоры с числом выходов m = 2,4,8,16. Например, микросхема 1554ИД7 содержит дешифратор-демультиплексор «3-8» со входами разрешения и инверсией на выходе. Для наращивания числа выходов демультиплексора строят демультиплексорное дерево аналогично схеме на рисунке 2.5. Разница в том, что входы разрешения работы будут играть роль информационных входов дешифра- торов-демультиплексоров. В рассмотренном примере для адреса 11001 поток данных с информационного входа будет передаваться на выход y25.
113
Мультиплексоры и демультиплексоры широко применяются в микропроцессорной технике, например, для стыковки внутренней шины данных с внешней шиной меньшей разрядности.
Кроме того, пара мультиплексор-демультиплексор представляет собой электронный коммутатор, находящий широкое использование в информационных сетях различного вида, например, в коммутационных полях цифровых коммутационных станций.
2.1.8 Двоичные сумматоры
Одноразрядным двоичным сумматором (ОДС) называется КЦУ, которое предназначено для сложения двух одноразрядных двоичных чисел с учетом переноса из соседнего младшего разряда. УГО ОДС показано на рисунке 2.20.
a |
|
SM |
s |
|
|
A |
S |
i |
|||
i |
|
|
|
||
b |
B |
|
|
|
|
i |
|
|
|
|
|
c |
CI |
CO |
c |
i+1 |
|
i |
|
|
|
|
|
Рисунок 2.20 – Условное графическое обозначение ОДС
ОДС имеет три входа для подачи разрядов слагаемых ai, bi и переноса из соседнего младшего разряда ci. На выходах ОДС формируется сумма si и перенос в соседний старший разряд ci+1. Принцип работы ОДС поясняется следующей таблицей истинности (таблица 2.6).
Минимизируем логические функции si и ci+1 с помощью карт Карно. Для этого по данным таблицы 2.6 заполним карты Карно (рисунок 2.21).
a |
b |
i |
c |
i |
|
|
|
|
a |
|
b |
i |
c |
i |
|
|
|
|
i |
|
|
00 |
01 |
11 |
10 |
|
i |
|
|
|
00 |
01 |
11 |
10 |
|||
|
|
|
|
|
|
|
|
|
||||||||||
|
|
|
|
|
|
|
|
|
|
|
||||||||
|
|
0 |
0 |
1 |
0 |
1 |
|
|
|
|
0 |
|
0 |
0 |
1 |
0 |
||
s |
: |
|
|
|
|
|
|
с |
i+1 |
: |
|
|
|
|
|
|
|
|
i |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
0 |
1 |
0 |
|
|
|
|
1 |
|
0 |
1 |
1 |
1 |
||
|
|
|
|
|
|
а) |
|
|
|
|
|
|
|
|
|
|
б) |
|
Рисунок 2.21 – Минимизация функций ОДС. Карты Карно для выхода суммы si (а) и выхода переноса ci+1 (б)
Таблица 2.6 – Таблица истинности ОДС
114
|
Логические аргументы |
|
Логические функции |
|||
|
|
|
|
|
|
|
ai |
|
bi |
|
ci |
si |
ci+1 |
0 |
|
0 |
|
0 |
0 |
0 |
|
|
|
|
|
|
|
0 |
|
0 |
|
1 |
1 |
0 |
|
|
|
|
|
|
|
0 |
|
1 |
|
0 |
1 |
0 |
|
|
|
|
|
|
|
0 |
|
1 |
|
1 |
0 |
1 |
|
|
|
|
|
|
|
1 |
|
0 |
|
0 |
1 |
0 |
|
|
|
|
|
|
|
1 |
|
0 |
|
1 |
0 |
1 |
|
|
|
|
|
|
|
1 |
|
1 |
|
0 |
0 |
1 |
|
|
|
|
|
|
|
1 |
|
1 |
|
1 |
1 |
1 |
|
|
|
|
|
|
|
Выполним необходимые объединения и запишем результат минимизации в МДНФ:
s |
i |
a |
b |
c a |
b |
c a |
b |
c |
a |
b |
c |
. |
|||||||
|
|
i |
i |
|
|
i |
i |
i |
|
i |
i |
i |
|
i |
i |
i |
i |
|
|
c |
|
a |
i |
c b |
c a |
i |
b . |
|
|
|
|||||||||
|
i 1 |
|
|
|
|
i |
|
i |
|
i |
|
|
i |
|
|
|
|||
(2.14)
(2.15)
Очевидно, что функция si в основном базисе не поддается минимизации, так как на рисунке 2.21, а все конституенты единицы изолированы. Логическая схема ОДС, построенная по функциям (2.14) и (2.15), показана на рисунке 2.22.
Многоразрядные двоичные сумматоры (МДС) в зависимости от способа ввода кодов слагаемых делятся на два типа: последовательного действия и параллельного действия. В МДС последовательного действия коды чисел вводятся в последовательной форме, т. е. разряд за разрядом, начиная с младшего. В МДС параллельного действия каждое слагаемое подается в параллельной форме, т. е. одновременно всеми разрядами.
Логическая схема МДС последовательного действия (рисунок 2.23) состоит из одноразрядного двоичного сумматора (ОДС), выход СО (от англ. Carry Output) которого соединен со входом СI (от англ. Carry Input) через D-триггер. Сдвиговые регистры 1 и 2 служат для подачи на входы сумматора разрядов слагаемых, а регистр 3 – для приема результата суммирования.
115
|
a |
i |
b |
i |
c |
i |
a |
i |
b |
i |
c |
i |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
& |
a |
i |
b |
i |
c |
i |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
a |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
i |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
& |
a |
|
b |
|
c |
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
i |
i |
i |
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
s |
b |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
i |
|
i |
|
|
|
|
|
|
|
|
|
|
& |
a |
i |
|
b c |
||||
|
|
|
|
|
|
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
i |
|
i |
|
|
1 |
|
|
|
|
|
|
|
|
|
|
& |
a |
|
b |
|
c |
|
|
c |
|
|
|
|
|
|
|
|
|
|
|
i |
i |
i |
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
i |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
& |
a |
i |
c |
i |
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
& |
b |
i |
c |
i |
c |
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
i+1 |
|
|
|
|
|
|
|
|
|
|
|
|
& |
|
ai |
bi |
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
Рисунок 2.22 – Логическая схема ОДС
Операция суммирования во всех разрядах слагаемых осуществляется с помощью одного и того же ОДС. С первым тактовым импульсом (ТИ) на входы ОДС поступают из регистров 1 и 2 цифры первого разряда слагаемых a0 и b0, а из D-триггера на вход СI подается нулевой сигнал. Суммируя поданные на входы цифры, ОДС формирует первый разряд суммы s0, выдаваемый на вход регистра 3, и перенос c1, принимаемый в D-триггер. Второй ТИ осуществляет в регистрах сдвиг на один разряд вправо, при этом на входы ОДС подаются цифры второго разряда слагаемых a1, b1 и c1. Получающаяся цифра второго разряда суммы s1 вдвигается в регистр 3, перенос c2 принимается в D-триггер и т. д.
Достоинством МДС последовательного действия является малый объем оборудования, требуемый для его построения, а недостатком – низкое быстродействие, так как время суммирования TSM пропорционально разрядности слагаемых.
116
n |
DSRG |
A SM S |
si |
DSRG |
|
|
|
ai |
|
n |
|
|
|
|
|
|
|
|
C |
B |
|
|
|
|
|
|
|||
|
1 |
CI CO ci+1 |
|
|
|
|
|
C |
|||
n |
SRG |
|
|
3 |
|
|
|
|
|
||
|
D |
bi |
|
|
|
|
|
|
|||
|
|
|
|
||
C
2
D T ci
C
TИ
Рисунок 2.23 – Логическая схема МДС последовательного действия
МДС параллельного действия в зависимости от способа передачи переносов от младших разрядов в старшие могут быть двух типов:
–с последовательным переносом;
–с параллельным (ускоренным) переносом.
Логическая схема МДС параллельного действия с последовательным переносом (рисунок 2.24) состоит из отдельных разрядов, каждый из которых содержит ОДС.
При подаче слагаемых цифры их разрядов поступают на соответствующие ОДС. Каждый из ОДС формирует на своих выходах цифру соответствующего разряда суммы и перенос в соседний старший разряд. Сигнал переноса в каждом разряде формируется после того, как будет сформирован и передан сигнал переноса из предыдущего разряда.
В худшем случае, возникший в младшем разряде перенос может последовательно вызывать переносы во всех остальных разрядах. При этом время передачи переносов TC = n tC ОДС, где tC ОДС – задержка распространения переноса в одном разряде. Таким образом, последовательный перенос в МДС параллельного действия не обеспечивает высокое быстродействие.
117
a |
|
A |
SM |
S |
Sn-1 |
|
|
|
|||||
n-1 |
|
|||||
b |
|
B |
|
|
|
|
n-1 |
|
|
|
|
|
|
|
|
CI |
|
CO |
C |
|
|
|
|
n |
|
|
n |
|
|
|
|
|
|
|
a |
|
A |
SM |
S |
S |
|
1 |
|
1 |
||||
|
|
|
|
|
||
b |
B |
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
C |
|
|
|
CI |
|
CO |
|
2 |
|
|
2 |
|
|
||
|
|
|
|
|
|
|
a |
|
A |
SM |
S |
S |
|
0 |
|
|||||
|
|
|
|
|
0 |
|
b |
B |
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
C |
|
c |
|
CI |
|
CO |
|
1 |
0 |
1 |
|
|
|||
|
|
|
|
|
||
Рисунок 2.24 – Логическая схема МДС параллельного действия с последовательным переносом
Для обеспечения высокого быстродействия в МДС параллельного действия сигналы переносов формируются одновременно для всех разрядов с помощью блока ускоренного переноса. На рисунке 2.25 показана функциональная схема четырехразрядной секции МДС параллельного действия с параллельным переносом.
При этом разрядные сумматоры не содержат цепей формирования переносов, они формируют только сумму si и функции Gi, Pi, для получения которых переносы не требуются. Эти вспомогательные функции генерации переноса Gi = ai ∙ bi и распространения переноса Pi = ai v bi необходимы для формирования переносов в блоке ускоренного переноса GRP (рисунок 2.25).
Исходя из этого, выражение (2.15) можно представить в следующем виде:
Ci+1 = ai ∙ bi ˅ ci ∙ (ai ˅ bi) = Gi ˅ Pi ∙ ci. |
(2.16) |
118
|
|
|
|
3 |
|
|
|
|
|
|
|
||
|
|
|
SM |
|
|
|
|
|
|
|
GRP |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
c |
0 |
CI |
S |
|
|
|
s |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
a |
0 |
A |
P |
P |
0 |
|
|
P0 |
|
|
1 |
||
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
G |
0 |
|
|
|
|
С1 |
||||
b |
0 |
B |
G |
|
|
G |
|
||||||
|
|
|
|
|
|||||||||
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
1 |
|
|
SM |
|
|
|
|
|
|
|
|
|
|
|
CI |
S |
|
|
|
s |
|
|
|
|
|
||
|
|
P |
|
|
1 |
|
|
|
2 |
||||
|
|
|
|
|
|
|
|
|
|
|
|||
a1 |
A |
P |
1 |
|
|
P1 |
С |
|
|||||
|
|
|
|
||||||||||
|
|
|
|
|
|||||||||
G |
|
|
|
2 |
|
||||||||
b1 |
B |
G |
1 |
|
|
G1 |
|
|
|
||||
|
|
|
|
|
|
|
|||||||
|
|
|
|
|
|
|
|
||||||
2 |
|
|
SM |
|
|
|
|
|
|
|
|
|
3 |
|
CI |
S |
|
|
|
s |
|
|
С |
|
|||
|
|
|
|
|
|
|
|
|
|||||
|
|
P |
|
|
2 |
|
3 |
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
||
a |
|
A |
P |
2 |
|
|
P |
|
|
|
|
||
|
|
|
|
|
|
|
|
||||||
2 |
G |
|
|
|
2 |
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
||||
b2 |
B |
G |
2 |
|
|
G2 |
|
|
|
||||
|
|
|
|
|
|
|
|||||||
|
|
|
|
|
|
|
|
||||||
3 |
|
|
SM |
|
|
|
|
|
|
|
|
|
|
|
CI |
S |
|
|
|
s |
|
|
С |
4 |
|
||
|
|
|
|
|
3 |
|
|
||||||
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
a |
3 |
A |
P |
P |
3 |
|
|
P |
3 |
|
|
|
|
|
|
|
|
|
|
||||||||
G |
|
|
|
|
|
|
|||||||
|
|
|
|
|
|
|
|
|
|
||||
b3 |
B |
G |
3 |
|
|
G3 |
|
|
|
||||
|
|
|
|
|
|
|
|||||||
|
|
|
|
|
|
|
|
||||||
Рисунок 2.25 – Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом
Из выражения (2.16) следует, что сигнал переноса на выходе i-го разряда генерируется самим разрядом (Gi = 1) при ai = bi =1 независимо от результата переноса из соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов. Однако, если только один из сигналов ai, bi равен единице, то перенос в следующий разряд будет иметь место только при наличии переноса из предыдущего разряда (Pi = 1, ci = 1). Таким образом, сигналы переноса в каждом разряде формируются одновременно в соответствии с выражением (2.16).
2.1.9Программируемые логические структуры
Впоследнее время все более широкое распространение получают различные программируемые логические структуры, которые можно разделить на про-
граммируемые логические матрицы (ПЛМ), программируемые матрицы логики
119
(ПМЛ) и базовые матричные кристаллы (БМК). Причем ПЛМ и ПМЛ являются наиболее простыми схемами с программируемой структурой. Дальнейшее развитие этого направления привело к разработке БМК, уровень интеграции которых достиг миллионов вентилей на кристалле. Кроме того, в последние годы появился новый тип логических микросхем – перепрограммируемые логические интегральные схемы (ПЛИС). Эти микросхемы обеспечивают разработчику цифровых устройств все преимущества использования стандартного БМК, добавляя при этом гибкость и значительное сокращение времени проектирования. Особенностями ПЛИС являются: значительный объем ресурсов (до 10 млн. вентилей на кристалл); высокая производительность (до 420 МГц); высокая гибкость архитектуры с множеством системных особенностей (внутреннее ОЗУ, логика ускоренного переноса, встроенные блоки умножителей, наличие порядка ста тысяч триггеров и сдвиговых регистров); низкое энергопотребление; возможность использования развитых и недорогих средств проектирования и др.
Программируемая логическая матрица характеризуется простотой получе-
ния необходимых функций. Основой ПЛМ служат последовательно включенные программируемые матрицы элементов И и ИЛИ (рисунок 2.26).
x |
x |
1 |
|
|
t |
|
|
M |
|
||||
|
|
|
||||
1 |
x |
|
И |
|||
1 |
|
|||||
|
|
|
||||
|
|
|
|
|
||
|
БВх |
|
|
|
|
|
|
x |
m |
(M1) |
t |
||
|
|
|||||
x |
xm |
|||||
|
|
|
||||
m |
|
|
|
|||
OE |
|
|
|
|
|
|
1 |
M |
F |
|
ИЛИ |
|
k |
(M2) |
F |
1 |
F или F |
|
1 |
1 |
|
|
БВых |
|
n |
F или F |
|
n |
n |
|
|
OE |
|
Рисунок 2.26 – Базовая структура ПЛМ
В ПЛМ также входят блоки входных и выходных буферных каскадов (БВх и БВых). Входные буферы преобразуют однофазные входные сигналы в парафазные и формируют сигналы необходимой мощности для матрицы элементов И. Выходные буферы обеспечивают необходимую нагрузочную способность выходов, разрешают или запрещают выход ПЛМ на внешние шины с помощью сигнала OE, а нередко выполняют и более сложные действия. Выпускаются ПЛМ на основе как биполярной, так и МОП-технологии.
Основными параметрами ПЛМ являются число входов m, число термов k
и число выходов n. Под термом понимается конъюнкция, связывающая входные аргументы, представленные в прямой или инверсной формах.
120