книги / Справочник по микроэлектронной импульсной технике

геры изготовляют в виде отдельной микросхемы, включающей в себя от одного до четырех однотипных триггеров. При этом в качестве выходных каскадов используют схемы, ана­ логичные по структуре базовым логическим элементам со сложными инверторами.

Внутрикаскадные логические элементы триггеров обычно имеют упрощенный вид, включают простые инверторы. Кроме того, в промежуточных каскадах в качестве логи­ ческих элементов используются различные нестандартные элементы, например, «монтаж­ ное» И, представляющее собой соединение нескольких различных элементов, работающих на'общий резистор нагрузки. Вариант такого соединения изображен на рис. 2.10, а.

входным потенциалам х*. х2, х8ведет себя, как потенциал на выходе схемы И с инверсным входом по х2 (рис. 2.10, б). Встречаются схемы, в которых параллельно включены вы­ ходы двух или более логических элементов, транзисторов или диодов.

Очень часто в качестве логического элемента применяют инвертор, входами которо­ го являются база и эмиттер транзистора (рис. 2.10, в). Логика работы такого инвертора иллюстрируется таблицей истинности на рис. 2.10, г и соответствующей ей логической схемой (рис. 2.10, д). Нагрузкой RHтакого элемента обычно является вход многоэмиттерного транзистора или резистор «монтажного» И. В промежуточных каскадах триггера применяется схема, изображенная на рис. 2.10, е. Логика ее работы определяется табли­ цей и структурными схемами, показанными соответственно на рис. 2.10, ж, з, и. Встреча­ ются и другие варианты нестандартных логических схем.

7. ТРИГГЕРЫ С ДВУМЯ ИНФОРМАЦИОННЫМИ ВХОДАМИ

Асинхронные R S-триггеры. Закон функционирования ^5-триггера поясняется таб­ лицей переходов (рис. 2.11,, а), где R и 5 информационные сигналы на входе триггера;

($ — состояние триггера до появления данной информации на входах; Q*"*"1 — состояние триггера после его переключения под действием поступившей на входы информации. Если на обоих входах действуют сигналы, которым приписано нулевое значение (5 = 0,

состояние (Q/+1 = 0). Одновременная подача на оба входа единичных сигналов должна исключаться. Такая комбинация входных сигналов является запрещенной. Дело в том,

31

что при ее появлении на обоих выходах триггера устанавливаются одинаковые потенциа­

лы (Q = Q), что не соответствует условию инверсности выходных сигналов. Кроме того, если после комбинации 5 = 1, R = 1 на входе появится комбинация 5 = 0 и R = О, то состояние триггера окажется неопределенным: он может находиться как в нулевом, так и в единичном состоянии и логика работы ^5-триггера нарушится. Иногда такая

комбинация входных сигналов используется на промежуточных стадиях преобразова­ ния информации, однако при этом всегда создаются условия, обеспечивающие переход триггера во вполне определенное состояние.

Логическая функция переходов ^5-триггера получается из таблицы переходов пу­ тем составления дизъюнктивной нормальной формы (ДНФ) и ее минимизации. При этом

и его условное обозначение показаны соответственно на рис. 2.11, б, в. Такой триггер называют с прямыми входами.

Я5-триггер может иметь инверсные входы R и 5. Таблица переходов такого тригге­ ра показана на рис. 2.11, г, а его временные диаграммы и условное обозначение — на рис. 2.11, д%е. Функция переходов данного триггера аналогична формуле (2.7). RS* триггер с инверсными входами переключается при появлении на одном из входов логи­

ческого 0. При R = 1, 5 = 1 его состояние остается неизменным. Одновременное появ­ ление на обоих входах нулевых сигналов должно быть исключено (запрещенное состоя­ ние).

32

Простейшие ^ S -триггеры могут быть выполнены из двух однотипных логических элементов ИЛИ—НЕ или И—НЕ. Для построения триггера необходимо выход первого элемента соединить с одним из входов второго, а выход второго — со входом первого, создавая цепь положительной обратной связи. Свободные входы элементов выполняют функции информационных входов триггера. На рис. 2.12, а показана структурная схема ^ S -триггера на элементах ИЛИ—НЕ, являющихся базовыми в ЭСТЛ. На рис. 2.12, б показана принципиальная схема такого триггера, при этом принципиальные схемы эле­ ментов ИЛИ—НЕ ЭСТЛ упрощены.

В ЭСТЛ логической 1 приписывается небольшой отрицательный потенциал U1, близкий к нулю, а логическому 0 — больший по абсолютному значению отрицательный потенциал U Предположим, что в первый момент на входах R и S действует отрицз.

тельный потенциал U# и U§ (R = О, S = 0) и триггер находится в нулевом состоянии т. е. потенциал на выходе Q большой отрицательный — £/Q, а на выходе Q — близкий

к нулю i/L (рис. 2.12, в). При таких условиях транзисторы VT2 и VT2' закрыты, VT3

открыт, потенциал базы VT4 отрицательный, но выше — Еп, поэтому VT4 открыт. Транзистор VT3' оказывается закрытым, коллекторный ток транзисторов VT2* и VT3' отсутствует, на базе VT4' потенциал близкий к нулю, VT4; открыт и поддерживает VT3 в открытом состоянии. Это устойчивое состояние триггера, и, чтобы вывести триггер

из него, необходимо на вход S подать единичный сигнал — U]s . При таком сигнале

устойчивое единичное состояние (Q = 1). Задержка в переключении триггера опреде­ ляется задержкой элементом ИЛИ—НЕ передачи информационных сигналов со входа на

выход и временем регенерации. Обычно в таких схемах общее время задержки t\д р «

*=* /зд<ри немного превышает время задержки одного элемента ИЛИ—НЕ.

Резисторы R1 и R2 необходимы для передачи изменения потенциалов о выходов

Q и Qна входы элементов ИЛИ—НЕ. В элементах ЭСТЛ такие резисторы иногда имеются непосредственно в самой микросхеме, поэтому на рис. 2.12, а они не показаны. Довольно часто ^ S -триггеры ЭСТЛ выполняют в виде отдельных интегральных микросхем. Можно построить асинхронный триггер и с помощью логических элементов ИЛИ—НЕ на МрПструктурах, однако, вследствие неудобств в управлении такими триггерами при коли­ честве входов элемента больше двух, для построения /^S-триггеров используют элементы И—НЕ.

На рис. 2.13, а показана структурная схема асинхронного /^S-триггера на элементах И—НЕ, который подобно триггеру на рис. 2.12, а содержит два элемента И—НЕ, охва­ ченных положительной обратной связью. Из одного состояния в другое триггер переклю­ чается сигналом логический 0, поэтому он является триггером с инверсными входами.

Запрещенная комбинация входных сигналов для такого триггера S = 0, R = 0. Элемент И—НЕ является основным (базовым) в ДТЛ и ТТЛ, а также широко применяется в мик­ росхемах на МОП-структурах. В качестве примера на рис. 2.13, б изображена принци­ пиальная схема триггера на двух типовых элементах ТТЛ. Обычно такие триггеры в виде отдельных микросхем промышленностью не выпускаются, а составляются из элементов И—НЕ. В ДТЛ и ТТЛ логической 1 приписывают некоторый положительный потенциал Ulf а 0 — близкий к нулю положительный потенциал U0 (рис. 2.13, в).

ние триггера не изменится, так как на одном из входов элемента DD2 действует сигнал UQ = UQ. Чтобы переключить триггер в единичное состояние, необходимо на вход S

подать потенциал и- = £/£, тогда транзистор VTI окажется в прямом включении, тран-

оо

зисторы VT2 и VT3 закроются, a VT4 откроется и потенциал на выходе Q станет

33

едиичным (tiq = UQ). При этом на обоих входах элемента DD2 окажутся единичные по­

ключении такого триггера примерно равна задержке распространения сигнала в одном элементе И—НЕ.

6

На элементах И—ИЛИ—НЕ асинхронный /?5-триггер строить нецелесообразно, поскольку, такой элемент имеет, как минимум, четыре входа, в то время как для построе­ ния рассмотренных триггеров достаточно иметь элементы с двумя входами.

Асинхронные /^S-триггеры имеют не только самостоятельное значение как элементы памяти в автоматике, вычислительной технике, но являются составным элементом всех других вариантов триггеров, в том числе и синхронных ^ S -триггеров. Поскольку основ­ ные варианты асинхронных /^S-триггеров были рассмотрены выше, а логические эле­ менты рассматривались в соответствующем параграфе, в дальнейшем основное внимание будет уделено не принципиальным схемам триггеров, а их структуре и логике работы. При этом принцип их работы и временные диаграммы будут рассматриваться примени­ тельно к логическим сигналам, а не к истинным потенциалам.

Синхронные ^-триггеры . Синхронный ^ S -триггер можно рассматривать как асинхронный с дополнительной входной логикой, на которую кроме информационных сигналов S и R действует импульс синхронизации С. Входная логика такого триггера характеризуется таблицей истинности (рис. 2.14, а), где Sa и Ra сигналы на входах асинхронного триггера, a S и R — на входах синхронного, С — сигнал синхронизации. Для большей наглядности в таблице приведены значения выходных сигналов триггера,

соответствующие входной информации — Q ^ 1.

При отсутствии синхронизирующего сигнала (С = 0) триггер не должен переклю­ чаться, независимо от входной информации (Q<+1 = Q*), поэтому Sa = Ra = 0. При

34

С = 1 триггер изменяет свое состояние в соответствии с поступившей на входы S и R ' информацией, поэтому такие же информационные сигналы должны быть на входах 5а и Яа асинхронного триггера. Временные диаграммы, характеризующие логику ра­ боты синхронного триггера, показаны на рис. 2.14, б.

На основании таблицы истинности (рис. 2.14, а) получаем функции 5а и Яа, кото­ рые после минимизации принимают вид

5а = С Д 5 = С V S; Яа = С Д Я = 5 V Я.

Если асинхронный Я5-триггер выполнен на элементах ИЛИ—НЕ, то и логическая входная схема выполняется на этих же элементах. Тогда схема синхронного Я5-тригге-

Рис. 2.14

pa принимает вид, показанный на рис. 2.14, а, а функция переходов в соответствии с фор­ мулой (2.7) и найденными значениями Sa и Ra записывается

Таким образом, синхронный Я5-триггер на элементах ИЛИ—НЕ имеет инверсные входы

5, R и С. Условное обозначение синхронного Я5-триггера с инверсными входами пока­ зано на рис. 2.14, г.

К- При построении синхронного Я5-триггера на элементах И—НЕ необходимо учесть, что асинхронный Я^-триггер на таких же элементах имеет инверсные входы, тогда Sa =

= С д 5 и Я а = С Д Я и схема триггера принимает вид, показанный на рис. 2.14, дь а функция переходов триггера записывается

,,Формулы (2.8) и (2.9) легко преобразуются одна в другую, но каждая из них лучше

35

S й /?, показанные на рис. 2.14, б, а для триггера на элементах И—НЕ (рис. 2.14, д) — инверсные значения Sa и /?а.

Иногда, кроме информационных входов S и /?, в синхронном ^ S -триггере могут быть использованы дополнительные установочные входы Sy и Ry. С помощью сигналов на установочных входах триггер переключается в соответствующее состояние, независимо от значения сигналов на информационных входах и на входе С. Для этого на дополни-

Рис. 2.15

тельные входы асинхронного /^S-триггера подают установочные сигналы Sy и Ry. Так как при этом возможно появление на входах асинхронного триггера запрещенной ситуации, то для устранения такого явления установочные сигналы подаются так же и на дополнительные входы логических элементов синхронного триггера. Схемы синхрон­

щих элементов И—ИЛИ—НЕ со входами. Если обратная связь подается на обе схемы И элемента И—ИЛИ—НЕ, то триггер имеет инверсные входы, так как каждый элемент И—ИЛИ—НЕ ведет себя подобно элементу И—-НЕ в асинхронном /^S-триггере. Если же обратная связь подается только на одну схему И, то получается триггер, подобный асинхронному триггеру на элементах ИЛИ—НЕ с прямыми входами S, R и С. Устано­ вочные входы в обоих случаях получаются инверсными. Функция переходов (2.10) справедлива и для этих триггеров.

Время переключения синхронных ^ S -триггеров на элементах И—НЕ и ИЛИ—НЕ определяется временем задержки включения и выключения этих элементов. Так как в каждом плече таких триггеров включено по два логических элемента, то общее время переключения триггеров можно приближенно определить по формуле

и И—ИЛИ—НЕ одной и той же серии примерно одинакова, то задержка в переключе-

36

нии триггера на элементах И—ИЛИ—НЕ оказывается в два раза меньше, чем на элемен­ тах И—НЕ.

R S-триггеры ЭСТЛ. Построение синхронного flS -триггера на четырех элементах ИЛИ—НЕ ЭСТЛ в энергетическом отношении не выгодно, так как такие элементы по­ требляют значительную мощность. В ЭСТЛ разработаны специальные микросхемы син­ хронного /^S-триггера, являющиеся более экономичными в сравнении со схемой на рис. 2.14, в. Упрощенный вариант принципиальной схемы такого триггера показан на рис. 2.17, а. Схема содержит типовой элемент данной логики ИЛИ—HE/ИЛИ (транзис­

торы VT1, VT2, VT3) с одним или несколькими входами (элемент DD1 на рис. 2.17, б). Транзисторы VT4— VT9 образуют логические схемы И—НЕ с одним инверсным вхо­ дом со стороны эмиттера, рассмотренные в гл. 2.6 (см. рис. 2.10, а, а, д). Кроме того, тран­ зисторы VT4, VT5 включены между собой так, что образуют логическую схему ИЛИ. Аналогично включены и транзисторы VT8, VT9. Таким образом, VT4, VT5 и VT8, VT9 можно рассматривать как логические элементы И—ИЛИ—НЕ с двумя инверс­ ными входами (рис. 2.17, б). Выходы логических элементов DD3 и DD5, обра­ зованные транзисторами VT4, VT5, VT6, объединены с^бщей нагрузкой и представляют «монтажное» И (DD7). В свою очередь, выходы элементов DD2, DD4 на транзисторах VT7, VT8y VT9 также объединены «монтажным» И (элемент DD6 на рис. 2.17, б). С вы­

37

Если С = 1, то Р = 1, а Р = О, тогда выключается триггер на DD4, DD5, a i ряггер на DD2, £>£>«? записывает информацию, имеющуюся на входах S и R. В момент изменения потенциала на входе DD1 из 1 в 0, благодаря небольшой задержке в выходных каскадах триггера, записанная в DD2, DD3 информация переписывается в триггер на DD4, DD5 и сохраняется до появления следующего тактового импульса. Так как при С = О Q' = 1

H _Q' = 1, а при С = 1 Q" = 1 и Q" = 1, то благодаря «монтажному» И на выходах Q

и Q все время поддерживаются потенциалы, соответствующие информационным сигналам

S и R,

Таким образом, во время действия тактового импульса (С = 1) происходит запись информации в триггер, образованный элементами DD2, DD3, а в промежутках между импульсами (С = 0) эта информация переписывается в триггер на элементах DD4« DD5 и хранится в нем до прихода следующего тактового импульса. Временные диаграм­ мы, поясняющие работу триггера, показаны на рис. 2.17, в. Логику работы рассматривае­

Потребляемая таким триггером мощность примерно в два раза меньше, чем у триг­ гера, построенного на одной микросхеме, содержащей четыре элемента ИЛИ—НЕ ЭСТЛ в соответствии со схемой, изображенной на рис. 2.14, в.

.//(-триггеры. Это двухступенчатые синхронные универсальные триггеры. Универ­ сальность заключается в том, что на их основе можно сделать любой другой тип логи­ ческих триггеров RS, D и Г. Наиболее широко применяются //(-триггеры на элементах

ДТЛ, ТТЛ и на МОП-структурах. Логика работы //(-триггера характеризуется табли­ цей переходов (рис. 2.18, а), а условное обозначение показано на рис. 2.18, б, в. На прак­ тике //(-триггеры имеют, кроме информационных входов / и /(, еще и установочные вхо­ ды 5 и /?, обычно инверсные. В большинстве случаев в микросхеме имеется по два или три информационных входа / и К, при этом по / и по К эти входы связаны логикой И. Две буквы Т на основном поле обозначения триггера означают двухступенчатость. Из таблицы переходов легко получить функцию переходов //(-триггера

На рис. 2.19, а изображена структурная схема одного из вариантов //(-триггера. Схема содержит два асинхронных /^S-триггера на элементах И—НЕ соответственно

38

1-й и 2-й ступени и дополнительные логические элементы, обеспечивающие требуемое функционирование /^S-триггеров. Для рассмотрения работы //(-триггера 'воспользуемся

Уравнения (2.21) и (2.22) отражают зависимость состояния триггеров первой и вто­ рой ступени от входной информации / и /С, потенциалов на установочных R и S входах,

ний Р и S в выражения (2.21) и (2.22) легко убедиться, что оба P S -триггера переходят в единичное состояние. Следовательно, триггер можно устанавливать в исходное состоя­ ние как во время действия тактового импульса, так и при его отсутствии. Это обеспечи­ вается тем, что кроме P S -триггеров, установочные потенциалы подаются также и на вход­ ные схемы И—НЕ.

Рассмотрим работу триггера при условии, что он установлен в исходное состояние

Из полученных выражений видно, что при действии тактового импульса первый PS-триггер изменяет свое состояние в соответствии с входной информацией, а второй сохраняет ранее записанную в нем информацию.

Подставляя в выражение (2.23) различные комбинации значений / и /(, получаем:

произойдет переключение в инверсное состояние. Таким образом, /^S-триггер первой ступени переключается в соответствии с логикой работы //(-триггера.

После окончания действия тактового импульса (С = 0) /^S-триггер первой ступени сохраняет записанную в нем информацию, а второй — переходит в состояние первого.

в качестве входных элементов используются многовходовые схемы И—НЕ.

39

Рассмотренная схема У/С-триггера характеризуется сравнительно низкой экономич­ ностью вследствие большого количества элементов И—НЕ. Ее обычно применяют при построении триггера из отдельных элементов И—НЕ. В связи с этим в ТТЛ разработаны специальные микросхемы, содержащие один или два У/С-триггера. При этом для пост­ роения триггеров используются нестандартные элементы, более экономичные.

JK -триггеры ТТЛ. Широко применяется в ТТЛ У/(-триггер, структурная схема которого показана на рис. 2.20, а. Первая ступень этого триггера полностью аналогична первой ступени триггера, рассмотренного выше. Вторая ступень, кроме /?5-триггера, содержит два элемента И—НЕ (DD5, DD6) с одним инверсным входом. Схема такого элемента была рассмотрена ранее (см. рис. 2.10, в). Нагрузкой его является вход многоэмиттерного транзистора выходного элемента И—НЕ, поэтому потребляемая им мощ­ ность незначительна. Анализ схемы второй ступени триггера дает следующую формулу:

(2.27) различные комбинации значений У и К, Если У=0 и /С=0, то Q/_*"1 = Q{. Поскольку flS-триггер первой ступени при такой входной информации состояния не меняет, то и вто­

ходит в единичное состояние, т. е. Q{= 1, то Qt^~l=Qt и второй /?5-триггер сохраняет свое

(во время действия тактового импульса) была записана в /?5-триггере первой ступени. Выходная ступень будет работать по. такой же логике, что и первая, но с задержкой на длительность тактового импульса. Подобным образом выполнены триггеры на элемен­ тах ТТЛ типа К130ТВ1, К131ТВ1, К133ТВ1, К155ТВ1 и ряд других.

Применяется также вариант триггера, в котором RS-триггер первой ступени пост­ роен на двух элементах И—ИЛИ—НЕ, имеющих также и прямой выход И—ИЛИ (рис. 2.21, а). Принцип работы второй ступени аналогичен второй ступени триггера, п<>

40