книги / Синтез принципиальных схем цифровых элементов на МДП-транзисторах

ческие переменные. Такой способ считывания показан на диаграмме 2 (рис. 3.9). Для передачи на выход схемы инфор­

мационных сигналов Xi и Х х без искажения уровней необхо­ димо использовать двунаправленные ключи (параллельное соединение п - и p-канальных транзисторов). Схемная реа­ лизация показана на рис. 3.12,6. Как видно из рисунка, схема содержит четыре транзистора и управляется двумя парами дополняющих сигналов. Отметим, что этот вариант схемы один из оптимальных по числу транзисторов.

. Способ считывания, показанный на диаграмме 6, имеет такой же комплекс (см. гл. 2), как и на диаграмме 2. Одна­ ко схемотехническое решение [61] (рис. 3.12, в) отличается от приведенного на рис. 3.12, б. Достоинство новой схе­ мы в том, что она требует меньшего числа внешних сигналов

(Хь Хх, Х а) для выполнения функции. Недостаток схемы — число транзисторов больше минимального.

Способ считывания, показанный на диаграмме 8 (рис. 3.9), изменяет комплекс, но при реализации требует использования двунаправленных ключей для неискажен­

ной передачи информационных сигналов Х х и Х 2 на выход

схемы (рис. 3.12, г). Двунаправленные ключи могут быть заменены, например,.-инвертором (рис. 3.12, 5), позволяю­ щим восстановить искаженные уровни. Использование ин­ вертора в качестве формирователя уровней является эврис­ тическим приемом. При этом собственно логический элемент должен реализовывать функцию равнозначности.

Способ считывания, показанный на диаграмме 15, соот­ ветствует новому комплексу. Однако теперь появляется возможность при реализации уменьшить число транзисто­ ров-за счет многократного покрытия значений функции на отдельных наборах входных аргументов. Как показано на

диаграмме 15, значения функции на наборах Х гХ 2, Х хХ2 •оказываются считанными дважды (покрыты контурами на рис. 3.9). Поэтому достаточно только один раз на каждом из этих наборов передать без искажений входной сигнал через ветвь траизистор'ов. Схемотехническая реализация элемента показана на рис. 3.12, е. Транзисторы V T1, V T2 образуют двунаправленный ключ, передающий логические

О и_1 без искажения на выход схемы на наборах Х гХ 2, и Х гХ 2. Транзистор V T 3 без искажений передает уровень логического 0 на наборе Х гХ г и с искажением уровень 1 на наборе Х гХ 2. Однако, так как единичный уровень на этом наборе уже передается на выход схемы через транзисторы V T1, V T 2, то достаточно использовать один транзистор V T 3 для передачи без искажения значения функции на наборе

Х гХ ъ. Аналогично V T 4 без искажения передает уровень 1 и с Нскажением уровень 0, однако это не влияет на правиль­ ную работу всей схемы.

Проиллюстрированная возможность восстановления значения функции за счет передачи сигналов по другим вет-- вям, подключенным к выходу элемента, широко использу­ ется при совершенствовании схемотехнических решений. Достоинство схемы на рисГЗ.12, е в том, что в ней исполь­ зуется три входных сигнала и она.содержит минимальное число транзисторов.

Схема, которая соответствует способу считывания, по­ казанному на диаграмме 16, приведена на рис. 3.12, д. Ее достоинство в том, что по сравнению со схемой на рис. 3.12, е цепи входных сигналов в ней имеют приблизительно оди­ наковую емкостную нагрузку. Это способствует росту бы­ стродействия, схемы по сравнению с предыдущей реализа­ цией.

Рассмотренные принципиальные схемы не исчерпывают всего многообразия схемотехнических решений. Следует,

Х| X, х, X, х, X, [иип;х(;х2} х2}

Рис. 3.14. Использование декомпозиции и дизъюнкции для реализа­ ции значений и1 функции:

а — декомпозиция диаграммы Вейча; б — схемотехническая реали­ зация

функция, которая принимает значения, равные единице, на тех же наборах аргументов, что и исходная функция. В рассматриваемом примере удается достаточно, просто реа­ лизовать функции, входящие в декомпозицию, и объеди­ нить их конъюнкцией — последовательным соединением групп транзисторов, как показано на рис. 3.13, б (в фигур­ ных скобках отмечены множества допустимых информаци­ онных сигналов, которые можно использовать для реализа­ ции значений функции на ряде наборов).

№ а рис. 3.14, а показана реализация той же исходной функции с помощью декомпозиции и последующего объеди­ нения с помощью дизъюнкции. При дизъюнкции логичес­ ки складываются значения функций, входящих в декомпо­ зицию, на одинаковых наборах аргументов. Сравнивая ре­ ализации на рис. 3.13, б и 3.14, б, нетрудно заметить, что

Рис. 3.15. Использование декомпозиции и конъюнкции для реализа­ ции значений м° функции:

а — декомпозиция диаграммы Вейча; б — схемотехническая реали­ зация

Соответствующие формулам принципиальные схемы вход­ ных регистровых элементов изображены на рис. 3.18. В схе­ мах на рис. 3.18, а, в, г, д, восстанавливаются уровни ло­ гической 1, а в схеме на рис. 3.18, б — уровень логическо­ го 0. Цепь восстановления и регенерации уровня состоит из инвертора и дополнительного транзистора, включенного между одной из шин питания и входом инвертора. Допол­ нительный инвертор необходим для того, чтобы создать цепь положительной ОС.

Рассмотрим в качестве примера принцип работы схемы на рис. 3.18, г. Входной сигнал D передается из внешней цепи через транзистор V T 1 . Затвор V T1 подключен к шине «ип, поэтому транзистор всегда.открыт. Если D = 0, то за­ крыт V T 2, и уровень логического 0 без искажений переда­ ется из внешней цепи во внутренние цепи схемы. При подаче на вход D = 1 увеличение напряжения на входе инвертора приводит к уменьшению напряжения на его выходе,’откры­ ванию V T 2 и возникновению регенеративного процесса, в результате него рост напряжения во внутренней точке (на входе инвертора) зависит от проводимости канала V T 2 . Такие элементы используются для согласования выходов 7ТЛ-элементов и входов КМДП-микросхем. Так как мини­ мальный уровень и1 ТТЛ-элементов составляет 2,4 В, то це­ лесообразно для ускорения ввода информации обеспечить ее регенерацию. Такую функцию и выполняет схема на рис. 3.18, г. Так как V T1 не может без искажений пере­ дать со входа уровень и1, то во входной цепи для устране­ ния этого недостатка используют двунаправленный ключ

Рис. 3.19. Входные регистровые элементы — «защелки»

чает внутреннюю точку схемы к общей шине, а пара V T2 , V T 4 — к шине питания. Достоинство этой схемы в том, что уровни и1, и0 внутри элемента формируются с помощью ис­ точника питания, а не входным информационным сигналом. Недостаток схемы в том, что возрастает входная емкость за счет увеличения числа и размеров транзисторов в парах. Схема на рис. 3.19, г представляет собой комбинацию схем на рис. 3.19, а и в.

Описанный ранее прием каскадирования можно исполь­ зовать для синтеза принципиальной схемы DV-триггера. Для ускорения процесса восстановления уровней и1 и и0 во внутренней точке схемы целесообразно, чтобы ветви восста­ новления содержали минимальное число последовательно соединенных транзисторов, т. е. содержали по одному тран­ зистору, подключенному к общей шине и к шине питания. Для этого необходимо схемотехнически осуществить каска­ дирование: заменить совокупность управляющих сигналов, входящих в импликанты, которые содержат и к и, одним сигналом. Этому случаю соответствует СФ (3.8д). Здесь

сигналы Х г = иВК и Х %— и + ВК реализуются отдель­ ными элементами И—НЕ, ИЛИ—НЕ. Соответствующая принципиальная схема приведена на р‘ис. 3.20. Достоинст­ во схемы в том, что в разные фазы сигнала ВК на выходе та­ кого DV-триггера формируются сигналы и и и.

Каскадирование является универсальным приемом, ко­ торый удобно использовать в том случае, когда входной

элемент должен сформировать дополняющие сигналы, на­ пример при создании запоминающих устройств для работы дешифраторов необходимы дополняющие входные сигналы. Кроме того, чтобы исключить переключение адресных шин на входе дешифраторов в невыбранном состоянии из-за по­ дачи входных адресных сигналов, на выходе формировате­ лей, как правило, устанавливаются одинаковые и постоян­ ные уровни напряжения.

Рассмотрим синтез формирователя адресных сигналов на основе DV-триггера. Как было отмечено, помимо записи и хранения информации схема должна обеспечить формиро­

где. и — внутренний сигнал входного элемента, РЛФ кото­ рого

В соответствии с (3.11) нетрудно записать СФ, реализующую

и

Последовательность построения принципиальной схемы адресного формирователя на основе соотношений (3.9) и