книги / Синтез принципиальных схем цифровых элементов на МДП-транзисторах

гическихО и 1. Это свойство широко используется, например; в усилителях считывания интегральных запоминающих уст­ ройств, которые можно рассматривать как цифровые эле­ менты и синтезировать разработанными методами. Часто положительная ОС используется для формирования допол­ няющих сигналов (прямого и инверсного кодов). При этом расширяются функциональные возможности элементов, ко­ торые способны теперь хранить информацию.

Рассмотрим особенности принудительного введения ОС при реализации дополняющих функций и F 2 (Рх = F 2). Для этого удобно использовать триггеры, что позволяет уменьшить число транзисторов и активную площадь схе­ мы. Очевидно, что каждая из функций может быть реализо­

где фи , фхо, Ф21. Ф20 — функции, взвешивающие информа­ ционные сигналы- [1] и [0] соответственно, а ср^, ф ^ ( фг

Ф27. — функции, взвешивающие информационные сигналы

(2.4), логически умножая отдельные члены на идентнфикато-

ры /*„ f 2 или логически прибавляя дополнительные члены, зависящие от или F 2, и взвешивающие сигналы [1] и [0].

При логическом умножении в схему вводятся последова­ тельные, при логическом сложении — параллельные эле­ менты ОС.

Главными условиями формального введения ОС явля­ ются:

неизменность значений функций, описываемых РЛФ (2.3)

и (2.4), на всех наборах аргументов при наличии ОС;

возможность принудительной установки логических 0 и 1 каждой функции Flt F z.

Нетрудно показать, что Fi и F г не изменятся, если в со­ ответствующих им РЛФ любые члены, взвешивающие [11,

логически умножить соответственно для 1 (Fx) на фмсл(^г). для Z (F2) на <|4 сл(?1), такие, что

Fji F2 s Фпосл (Гг)» Fi, F2 S фпосл{Fi)>

ИЛИ К НИМСООТВеТСТВеННО ЛОГИЧеСКИ ПрИбаВИТЬ фпарал (Fz)> фпарал (Fl), такие, что

фпарал ( / 2) —F1, Fг» фпарал {Fi) ^ i, Fz ,

а также любые члены, взвешивающие [0], логически умно­ жить соответственно ДЛЯ Z (Fl) на фпосл(^2)i ДЛЯ Z (F2) — на фЙ0Сл(Л). такие, что

Fl, F2 Sa Фпосл (F2), FJ, F2 — фпосл (Fj),

или к ним соответственно логически прибавить ф,?арал (F2), фпарал (/\). такие, что

Фпарал (F2) S Fi, F2 , фпарал (F\) S Fi , F

Схемотехнически функции ф‘осл (F2), фйосл(Л), ФЙосл (F2), фпосл(/?г) реализуются при помощи дополнительных транзи­ сторов, которые последовательно (чаще) или каскадно (реже) соединены с группами транзисторов, реализующих те функции, на которые умножаются фпосл, ФЙослФункции

фпарал (Fг), фпарал (Л), фпарал (^г), фЕарал (Л) реаЛИЗуЮТСЯ дополнительными параллельными ветвями транзисторов. В частности, эти функции принимают значения

номера групп отличающихся друг от друга реализаций, ко­ торые можно использовать для синтеза схем с ОС.

Нельзя реализовать схемы, если не обеспечивается логи­ чески обусловленное формирование через множество вход­ ных логических переменных X как логической 1, так и ло­

гического 0. Как следует из табл. 2.13, варианты 0,1, 2, 4, 8 не реализуются. В них через множество X формируется

только одно (Ко или KÎ) значение функции. Нельзя реали­ зовать варианты 6, 9, так как они обеспечивают формирова­

лятся на четыре группы в зависимости от числа конституент, которые выражаются через множество входных логических переменных X.

Наиболее простыми являются группы № 1 и 2. Для та­ ких схем достаточно через X сформировать только две конституенты функций. Дополняющая функция в группе № 1 формируется с помощью каскадно присоединенного инвер­ тора. Для группы № 2 строится симметричный триггер. Для групп № 3 и 4 способов формирования дополняющих функ­ ций через входные логические переменные необходимо реа­ лизовать соответственно три и четыре конституенты функций

ской реализации функций F t и F 2 через множество входных логических переменных. Реализация трех конституент функций Fi и F 2 является избыточной с точки зрения форми­ рования. значений логических 0 и 1, так как для их реализа­

ции требуется введение цепи ОС или дополнительного ин­ вертора. Однако они также используются, обеспечивая дуб­ лирование уровней логических 1 и 0. Приведем РЛФ для наиболее простых (формирование минимального числа кон­

дублированием ветвей установки информационных сиг­ налов;

предварительной установкой элементов с помощью до­ полнительного управляющего сигнала в состояние, которое разрешает передачу логически обусловленных информацион­ ных сигналов на выход схемы.

Таким, образом, дополнительный управляющий сигнал осуществляет настройку схемы не запись информации, со­ ответствующей выполняемой функции [54]. Первый прием сводится к включению параллельной ветви обратной связи, второй — к разделению по времени установления исходно­ го состояния в схеме и формирования соответствующего вы­ ходного сигнала. Второй прием предпочтительнее, так как уменьшает число транзисторов при реализации дополняю­ щих функций.

Таким образом, при введении последовательных элемен­ тов ОС в РЛФ должны присутствовать импликанты, обеспе­ чивающие установку сигналов [1] и [0]•на выходе.

Приведем основные формы записи РЛФ для дополняю­ щих функций с последовательными элементами ОС:

При BK = 1 схема устанавливается в начальное состоя­ ние, из которого затем переходит в состояние ВК=1. Управ­ ляющий сигнал ВК в РЛФ взвешивает такой информацион­ ный сигнал, который обеспечивает истинное значение сиг­

нала ОС; Если сигнал ОС F, то сигнал установки [1] ВК,

если сигнал ОС F, то сигнал установки [01 ВК.

Таким образом, ОС можно ввести в РЛФ с помощью ло­ гического умножения, сложения или комбинированным спо­ собом. Синтез канонического набора расширенных логиче­ ских и схемотехнических формул для элементов с ОС и их оптимизация по схемотехническим критериям осуществляют­ ся так же, как и для комбинационных схем (см. § 2.6).

В качестве примера на рис. 2.10, а показана синтезиро­ ванная схема равнозначности-неравнозначности на КМДП-

Xt Xi

ГгХ,Хг+1,Х? f 2=X,X2 +X,X2

ю

Рис. 2.10. Использование цепей поло­ жительной ОС при реализации логи­ ческих схем:

а — схема равнозначности-неравнозначности; б — диаграммы Вейча для функций равнозначности и неравнозначности

транзисторах — функций, которые находят очень широкое применение при реализации логических и арифметических операций, а на рис. 2. 10, б — соответствующие функциям

диаграммы Вейча. Контурами на рис. 2.10, б обведены со­ стояния, .которые реализуются с помощью входных логиче­ ских переменных. В дайной схеме использованы входные переменные в качестве информационных сигналов для фор­ мирования уровней логической 1. Уровни логического 0 формируются с помощью транзисторов VT1 и VT2, которые •управляются сигналами ОС. Приведенная схема эффектив­ на при построении сумматоров-вычитателей.

Схемотехнические реализации логических функций с ис­ пользованием положительной ОС наиболее эффективны при реализации дополняющих функций и при реализации много­ стабильных триггерных устройств с многофазными выход­ ными сигналами, так как при этом удается сократить число транзисторов в схеме, расширить логические возможности, в частности обеспечить хранение одного из состояний. При этом, как правило, при интегральной реализации удается в 1,2 ... 1,3 раза уменьшить активную площадь (площадь ка­ налов транзисторов), занимаемую элементами на кристалле.

Таким образом, определены условия, при которых воз­ можна реализация элементов с ОС, а также требования к функциям, реализующим действие ОС.

Синтез принципиальных схем триггеров на МДП-тран- зисторах. Как показано в работах [49—53], триггеры и триг­ герные системы различаются: базовыми ячейками (собствен­ но триггерами), способами управления базовыми ячейка­ ми, числом устойчивых (стабильных) состояний. Все эти фак­ торы влияют на функционально логическую структуру триг­ геров, а следовательно, и на их принципиальные схемы.

Последовательность функционально-логического проекти­ рования триггерных систем:

выбор базовой ячейки (как правило, это RS-триггер); формирование таблицы функционирования проектируе­

мого триггера; формирование функций управления триггерной ячейкой

на основе таблицы функционирования проектируемой триг­ герной системы и базовой ячейки — входные сигналы уп­ равления базовой ячейкой являются функциями, завися­ щими от входных сигналов триггерной системы и условий изменения состояний на выходе триггера в моменты/и t + 1;

формальный учет условий управления посредством вве­ дения конъюнктивных и дизъюнктивных дополнительных членов, рёализующих в триггерной системе заданный тип управления;

представление функций управления в выбранном бази­ се и графическое изображение схемы.

Как видно из описанной процедуры, использование за­ данной -базовой триггерной ячейки и выбранного схемотех­ нического и логического базисов для реализации схем уп­ равления исключает возможность получения новых принци­ пиальных схем триггерных устройств и систем на схемотех­ ническом уровне, а использование стандартных приемов фор­ мирования схем разных типов управления исключает воз­ можность получения принципиально новых функционально­ логических схем. Тем не менее разработанные в [49—53J методы позволяют существенно сократить множество воз­ можных решений и получить схемы, для которых функции управления представлены в минимальной дизъюнктивной нормальной форме и их выражения содержат минимальное число букв.

Для схемотехнического синтеза принципиальных схем триггеров и триггерных устройств существуют следующие пути совершенствования схемотехнических решений:

отказаться от типовых решений при выборе как триггер­ ной ячейки, так и логического базиса для схем управления ‘ и непосредственно синтезировать схемы с заданной логикой работы на основе рассмотренных ранее методов, представ­ ляя сигнал ОС как дополнительную логическую переменную; выбрать типовое решение при реализации триггерной ячейки, но синтезировать схемы, реализующие функции уп­

равления; найти множество функций, характеризующих различные

способы управления триггерными системами, синтезировать соответствующие им принципиальные схемы.